时序分析基础（6）——input delay时序分析

1 简介

  FPGA对于外部的时钟以及数据的延时信息是不知道的，在低速时钟且时钟发射沿在数据正中心的时候，一般可以不做约束来直接使用。但是到了高速时钟或者双沿采样或者发射沿和数据对齐的情况下，这时候就需要告诉VIVADO外部的时钟与数据情况来让VIVADO分析能否满足建立时间与保持时间。INPUT约束仅仅只是告诉VIVADO外部的时钟情况，而内部的布局布线并不会因此改变。

2 INPUT模型

  上图两个图是外部时钟的两种模型，一种是源同步模型，源同步模型是指时钟给上游芯片，芯片发出时钟与数据给FPGA，这样的好处是时钟和数据同源，有利于时序分析。另一个是系统同步的FPGA输入模型，时钟分别给上游器件和FPGA,这种不好分析FPGA端口的数据与时钟关系，不利于时序约束。现在电路一般采用源同步模式，所以一般情况下只分析源同步模式。
  上游器件一般都是数据采集器件，如AD转换芯片，摄像头芯片。然后通过PCB走线进入到FPGA内部，其中，对于VIVADO来说，FPGA内部的延时是已知的，但是不知道外部数据与时钟的关系，这个时候就需要对外部的时钟以及数据进行约束来告诉FPGA时钟与数据的关系来看是否能正确采集到数据。
  外部的时钟与数据的延时一般情况下包含两个部分，一个是芯片在发射数据的时候，时钟与数据之间的时间延时，另一个就是数据与时钟在PCB走线的时候经过的延时，一般情况下，PCB在布线的时候数据和时钟会做等长设计，这里我们就先不考虑PCB延时。
  源同步模型如下：

  时钟给上游器件，然后上游器件发出时钟与数据经过PCB走线进入FPGA。这里我们主要分析的就是时钟的采样沿与数据到来的时间，这两个参数是需要给到VIVADO的。我们来在前面的基础上继续分析这个模型的数据实际到达时间与数据要求到达时间。
  数据实际到达的时间有：
$$Dataarrivaltime=T_{co}+T_{d\_bd}+T_{d\_fi}\text{\hspace{1em}(1)}$$
  数据要求到达的时间有：
$$DataRequirearrivaltime=T_{cycle}+T_{c\_d}+T_{c\_bd}+T_{}$$