【bandgap】无运放带隙基准电路

本文围绕无运放带隙基准电路展开,介绍了启动电路,其作用是让电路上电时摆脱简并偏置点;阐述了基准电压产生电路,通过各晶体管宽长比和电流镜得出相关电流关系;还说明了M6M7所在反馈支路,该负反馈提高了电路抗干扰能力和电源抑制比。

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无运放带隙基准电路

参考:无运放cmos带隙基准
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启动电路

因为带隙电路中存在简并偏置点,当电源上电时,有可能出现所有支路都传输零电流的情况,使整个电路不能正常工作。因此,需要启动电路让电路在上电时摆脱简并偏置点。

图2电路中的M9~M14和Q5组成启动电路。刚接通电源时,节点⑥为低电平。M9导通,给节点⑥充电。当节点⑥电压升到一定高度时,整个带隙基准电路开始正常工作,同时导致(6)式成立,从而在电路正常工作时M9处于截止状态。启动电路不再对电路产生影响,完成电路的启动。

基准电压产生电路

图2中,M1,M2,M5,M6宽长比的比例为2∶1∶1∶2。M3,M4,M7宽长比的比例为2∶1∶2。Q1,Q3~Q5是一样的三极管,Q2是与Q1一样的16个三极管的并联。

M1~M5,Q1,Q2形成PTAT电流产生电路。M5还起反馈作用。M6,M7,Q3支路为M3,M4提供偏置电压,同时起负反馈作用,使节点①电压等于节点②电压。Q1和Q3是一样的三极管,M7和M3的栅极相连,使V⑤=V③。假设节点③电压不等于节点⑤电压,如果V⑤>V③,由VBE1<VBE3得到I1<I5,而由VGS3>VGS7得到I1>I5,与前面得到的结论相矛盾,所以,V⑤=V③,I1=I5,VGS1=VGS6,从而得到节点①电压等于节点②电压。由电流镜和各个晶体管的尺寸比值,可得出IPTAT=I1=I2+I3=I4=I5=I6。因为M3和M4传输同样的电流,漏极电压又相等,它们接在同一个栅极电压上,所以,V④=V③。

M6M7所在反馈支路

这两个支路反馈回来的电压量V2均与-V成正比,所以是负反馈。这两路负反馈使电路比普通结构有更大的环路增益,从而提高了环路的抗干扰能力和电路的电源抑制比,减小了常规结构中沟道调制效应对基准源精度的影响。

### 使用Cadence设计带隙基准电路的版图 #### 版图设计准备 在使用Cadence进行带隙基准电路的版图设计之前,需准备好必要的工程文件和环境设置。确保拥有完整的`bandgap`电路网表、工艺库支持文件以及仿真工具配置[^2]。 #### 创建新项目并导入电路 启动Cadence Virtuoso平台,在新建工程项目时指定采用特定代工厂(如SMIC)提供的CMOS工艺文件。接着将预先完成的功能验证过的SPICE模型或HDL描述形式的带隙基准电路加载进来作为顶层模块的一部分[^4]。 #### 绘制基本单元布局 基于选定的技术节点特性,按照电气连接关系依次放置晶体管、电阻器和其他无源元件实例于工作区中形成初步框架;注意遵循最小尺寸规则以优化面积利用率的同时保持足够的间距满足后续制造要求[^1]。 #### 实现复杂功能区块 对于包含特殊机制比如折叠运放钳位、启动电路及低功耗控制逻辑的部分,则要依据具体需求构建相应的子模块,并通过层次化方式集成入整体架构内。 #### 进行物理验证 利用Calibre或其他兼容第三方工具执行DRC (Design Rule Check), LVS(Layout Versus Schematic) 和PEX(Parasitic Extraction),确保最终生成的数据既符合所选晶圆厂的标准又能够准确反映预期行为表现。 #### 后端仿真确认 经过上述步骤得到的GDSII格式输出还需送回至Spectre等模拟环境中做进一步测试评估,特别是针对温度系数(ppm级别精度)[^3]、电源抑制比(PSRR)[-45dB]等方面的关键指标加以考量直至满意为止。 ```bash # 执行DRC/LVS/PEX命令示例 calibre -drc design.drc techfile.tdb layout.gds calibre -lvs schematic.netlist layout.gds techfile.tdb lvs_results.txt calibre -pex layout.gds extracted_netlist.spi techfile.tdb parasitics.ext ```
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