【bandgap】无运放带隙基准电路

本文围绕无运放带隙基准电路展开,介绍了启动电路,其作用是让电路上电时摆脱简并偏置点;阐述了基准电压产生电路,通过各晶体管宽长比和电流镜得出相关电流关系;还说明了M6M7所在反馈支路,该负反馈提高了电路抗干扰能力和电源抑制比。

无运放带隙基准电路

参考:无运放cmos带隙基准
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启动电路

因为带隙电路中存在简并偏置点,当电源上电时,有可能出现所有支路都传输零电流的情况,使整个电路不能正常工作。因此,需要启动电路让电路在上电时摆脱简并偏置点。

图2电路中的M9~M14和Q5组成启动电路。刚接通电源时,节点⑥为低电平。M9导通,给节点⑥充电。当节点⑥电压升到一定高度时,整个带隙基准电路开始正常工作,同时导致(6)式成立,从而在电路正常工作时M9处于截止状态。启动电路不再对电路产生影响,完成电路的启动。

基准电压产生电路

图2中,M1,M2,M5,M6宽长比的比例为2∶1∶1∶2。M3,M4,M7宽长比的比例为2∶1∶2。Q1,Q3~Q5是一样的三极管,Q2是与Q1一样的16个三极管的并联。

M1~M5,Q1,Q2形成PTAT电流产生电路。M5还起反馈作用。M6,M7,Q3支路为M3,M4提供偏置电压,同时起负反馈作用,使节点①电压等于节点②电压。Q1和Q3是一样的三极管,M7和M3的栅极相连,使V⑤=V③。假设节点③电压不等于节点⑤电压,如果V⑤>V③,由VBE1<VBE3得到I1<I5,而由VGS3>VGS7得到I1>I5,与前面得到的结论相矛盾,所以,V⑤=V③,I1=I5,VGS1=VGS6,从而得到节点①电压等于节点②电压。由电流镜和各个晶体管的尺寸比值,可得出IPTAT=I1=I2+I3=I4=I5=I6。因为M3和M4传输同样的电流,漏极电压又相等,它们接在同一个栅极电压上,所以,V④=V③。

M6M7所在反馈支路

这两个支路反馈回来的电压量V2均与-V成正比,所以是负反馈。这两路负反馈使电路比普通结构有更大的环路增益,从而提高了环路的抗干扰能力和电路的电源抑制比,减小了常规结构中沟道调制效应对基准源精度的影响。

<think>好的,我现在需要帮助用户理解带隙基准Bandgap)电路的原理和设计。用户之前可能已经询问过相关内容,但现在需要更详细的解释。根据用户提供的引用资料,我需要整合这些信息,并按照系统级指令的要求来组织回答。 首先,带隙基准电路的核心原理是利用双极性晶体管的温度特性。引用[2]提到,Bandgap结合了负温度系数的基极-发射极电压(VBE)和正温度系数的热电压(VT),通过加权相加得到一个与温度无关的基准电压。我需要解释清楚这两个电压的温度特性,以及如何组合它们。 接下来是基本结构。根据引用[1]和[4],电流模结构使用cascode电流镜,这能提高电流匹配精度,减少电源电压变化的影响。同时,引用[4]指出运放采用P型输入对管,可能是因为输入端的电压较低,确保对管工作在饱和区,并且P管的1/f噪声较小。需要说明运放在其中的作用,比如维持两个支路电流相等。 设计要点部分,需要涵盖启动电路、温度补偿和工艺偏差补偿。引用[3]提到启动电路的必要性,避免电路陷入零电流状态。温度补偿方面,除了基本的正负温度系数叠加,可能还需要高阶补偿,如曲率补偿。工艺偏差则需要通过版图设计和修调技术来优化。 仿真验证部分,用户提供的引用中没有详细说明,但通常包括DC分析、温度扫描、PVT分析等,需要简要提及这些步骤的重要性。 最后,生成相关问题时要围绕用户可能感兴趣的深入问题,比如结构对比、启动电路设计、噪声优化等,确保问题与回答内容相关,并引导进一步学习。 检查是否遵循了所有系统级指令:使用正确的中文,数学公式用$...$,独立公式用$$...$$,正确引用标注,结构清晰。确保没有使用任何Markdown格式,代码块用三个反引号包围,引用标识自然添加。确认所有引用来源都正确对应,例如引用[1]到[4]分别对应不同的内容点。最后,保持回答的专业性和易懂性,帮助用户逐步理解Bandgap的设计与原理。</think>### 带隙基准Bandgap)电路原理与设计分步解析 #### 1. **基本原理** 带隙基准电路的核心是通过巧妙组合两种相反温度系数的电压分量,生成与温度无关的基准电压$V_{REF}$。 - **负温度系数电压**:双极性晶体管(BJT)的基极-发射极电压$V_{BE}$(约$-2mV/°C$)[^2] - **正温度系数电压**:热电压$V_T=kT/q$(约$+0.085mV/°C$)[^2] 通过加权叠加实现零温度系数: $$ V_{REF} = V_{BE} + K \cdot V_T $$ 其中$K$为比例系数,通常通过电阻比值调整。 #### 2. **典型电路结构** ##### (1) 电流模结构(基于cascode电流镜) ```python # 示例结构(非实际代码,仅为逻辑示意) cascode_mirror() { 生成两路比例电流I1, I2; 通过BJT的ΔVBE生成V_T相关电压; 电阻网络加权求和VBE与V_T分量; } ``` - **优势**:结构简单,无需运放,通过电流镜匹配提高电源抑制比(PSRR)[^1] - **关键点**:使用cascode电流镜增强电流匹配精度(见引用[1]) ##### (2) 运放反馈结构 - 运放强制两个支路电压相等,确保电流比例精确 - **输入对管选择**:采用PMOS输入对(如折叠式cascode运放),避免BJT发射极低电压导致输入管脱离饱和区[^4] #### 3. **设计关键要点** | 设计环节 | 实现方法 | |-----------------|--------------------------------------------------------------------------| | **启动电路** | 防止“零电流简并态”,通过额外晶体管强制初始偏置(引用[3]) | | **温度补偿** | 高阶补偿(如分段电阻、曲率补偿)优化宽温区稳定性 | | **工艺偏差补偿**| 版图匹配设计(如共质心布局)+ 修调电路(激光/电熔丝调整电阻值) | #### 4. **仿真验证流程** 1. **DC工作点验证**:确认BJT工作在线性区,运放输入失调电压<1mV 2. **温度扫描**(-40°C~125°C):检查$V_{REF}$波动范围(典型目标:<±10mV) 3. **PVT分析**:工艺角(FF/SS/TT)下稳定性验证 4. **电源抑制比测试**:1Hz~100MHz频段PSRR >60dB(引用[1])
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