DDS compiler IP 配置（没写完，仅供参考）

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已于 2024-09-11 23:41:45 修改 · 680 阅读

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#fpga开发

于 2024-09-07 17:14:47 首次发布

这些写得好：Xilinx 的FFT IP核使用方法（配置为FFT 、IFFT两种模式）_如何调整fft ip核的定点格式-优快云博客

Vivado DDS IP核使用和仿真（二、多通道信号发生器）_dds ip多通道-优快云博客

FPGA数字信号处理基础----Xilinx DDS IP使用_fpga dsp ip使用-优快云博客

配置选项:

Phase Generator and SIN COS LUT: 表示此DDS核使用查找表（LUT）来生成正弦和余弦波形。

系统要求:

系统时钟 (MHz): 设置为 125 MHz，表示DDS将以125 MHz的时钟输入运行。
通道数量: 设置为

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FPGA设计-DDS Compiler的使用

whm128的博客

08-11

1697

直接数字合成器(DDS)是软件无线电和数字通信系统的关键工具，因为它们提供了一种在数字领域产生复杂信号的方法，也是可变的。虽然DDS背后的理论相当简单，但第一次在FPGA中实现它可能有点挑战性，这就是为什么我想创建这个项目作为一个非常简单的例子，说明如何使用Xilinx DDS编译器IP并使其在Ultra96板的可编程逻辑中运行。DDS也被称为数控振荡器(NCO)，它包含一个正弦波数据值的查找表，它接受给定的相位值并输出适当的正弦波数据/幅度值。

Xilinx LogiCORE IP 系列教程（一）DDS Compiler v6.0 详细介绍、配置与仿真

qq_42845575的博客

09-18

4736

关于 Xilinx LogiCORE IP DDS Compiler v6.0 的功能、配置、仿真等内容介绍

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DDS Compiler v6.0 IP核配置详解（单通道、可配置输出频率）

weixin_55949063的博客

07-01

1292

参考xilinx产品手册DDS Compiler LogiCORE IP Product Guide (PG141) (v6.0)

FPGA DDS配置实践保姆级教程

qq_55062497的博客

05-09

3880

担心自己以后忘记了，提前来记录一下学习过程。在这之前建议先观看小梅哥的DDS讲解会让你对DDS的基本构架有大致了解其次想看熟悉这几个公式，后面内容和这几个公式都息息相关fclk 时钟频率 fout 输出频率 Bθ是位宽 Δθ是频率控制字最小频率分辨率=fclk 时钟频率 /2的 Bθ次方这里会和Mode of Operation的模式选择有关,模式不同计算公式不同。

Xilinx IP解析之DDS Compiler v6.0（2）—— IP配置与仿真

徐大康的博客

05-31

4477

因篇幅关系，此IP解析分为两篇文章： 1. Xilinx IP解析之DDS Compiler v6.0（1）—— 基础概念主要说明DDS的一些基础概念，只有了解清楚基础概念，才能理解IP的运行原理和各个输入输出信号的含义，以便在使用此IP时心中有数。 2. Xilinx IP解析之DDS Compiler v6.0（2）—— IP信号接口、配置与仿真主要说明IP各个信号的含义，如何配置IP，最后仿真试验了IP的基础功能。 **此为第二篇**。

浅入浅出Vivado IP之DDS Compiler

weixin_41047044的博客

07-16

4585

浅入浅出Vivado IP之DDS Compiler

pg141-dds-compiler_Xilinx_pg141-dds_pg141-dds-compiler_

09-30

标题中的“pg141-dds-compiler_Xilinx_pg141-dds_pg141-dds-compiler_”暗示了这是一个与Xilinx公司的DDS（Direct Digital Synthesis，直接数字频率合成）编译器相关的资源，版本号可能是14.1。DDS是一种广泛应用于...

FPGA 实现频率、幅度、相位可调的 DDS 以及 DDS Compiler IP 核的使用验证

小蜗牛的珍贵百宝箱

05-05

1189

DDS 系统的核心思想是通过查找表（LUT）生成正弦波或其他波形，然后通过数字时钟驱动相位累加器生成连续的波形输出。

dds_compiler_chirp.rar

06-29

利用DDS IP实现线性调频信号（二）https://blog.youkuaiyun.com/u014447324/article/details/112758059?spm=1001.2014.3001.5501

Xilinx DDS IP设置

JRHSJQ的博客

06-18

1249

Xilinx DDS IP设置 https://blog.youkuaiyun.com/yundanfengqing_nuc/article/details/45058915

ZYNQ学习--DDSIP核

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按照博文https://blog.youkuaiyun.com/u013215852/article/details/91042672了解完单通道信号发生器之后，我们来看一下如果用一个IP核同时生成多通道信号怎么做，本文以1MHz和10MHz双通道为例： 1、设置参数，注意与单通道不同的地方通道设置为2，那么我们想要得到与单通道一样16bit的输出数据，那么根据公式我们就需要把Frequen...

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菜yuan~的博客

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DDS complier v6.0使用根据使用需求，设置dds格式为 “sin cos lut only”，赛灵思官方dds IP的说明文档对该模式的描述如下： When configured as a SIN/COS LUT only, the Phase Generator is not implemented and the PHASE_IN signal is input using the input PHASE channel and transformed into sine and cos

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实现DDS通常有两种方式，一种是读取ROM存放的正弦/余弦信号的查表法，另一种是用DDS IP核。这篇学习笔记中，我们要讲解说明的是VIVADO DDS IP核的应用。目前本篇默认Phase Generator and SIN/COS LUT（DDS）的standard模式，至于其他模式，目前没有研究使用过，没有话语权，以后研究明白再来续写。

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如何在Vivado中生成并配置DDS Compiler IP Core？

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08-01

在Xilinx Vivado中生成并配置 **DDS Compiler IP Core** 是实现数字信号合成（DDS）的关键步骤。以下是详细的操作流程和配置说明。 --- ## 一、打开Vivado并创建工程 1. 打开 Vivado Design Suite（以 2018.3 为例）。 2. 创建一个新的 RTL 工程（RTL Project），选择目标 FPGA 芯片型号（如 xc7a35tcsg324-1）。 3. 添加一个新的 Verilog 文件（如 `top_module.sv`）。 --- ## 二、添加 DDS Compiler IP Core ### 1. 打开 IP Catalog - 在左侧 Flow Navigator 中点击 **IP Catalog**。 - 在搜索框中输入 “**DDS Compiler**”。 ### 2. 添加 DDS Compiler - 双击 “**DDS Compiler**” 或右键选择 “**Add IP**”。 - 在弹出的窗口中点击 “**OK**”。 --- ## 三、配置 DDS Compiler IP Core 弹出配置界面后，按以下步骤设置 DDS 模块： ### A. Basic 选项卡 | 参数 | 建议设置 | 说明 | |------|----------|------| | Component Name | `dds_compiler_0` | IP 实例名称 | | Output Frequency | 不填，后续通过频率控制字动态设置 | | | Phase Increment Programmable | ✔️勾选 | 支持运行时动态设置频率 | | Phase Offset Programmable | 可选 | 支持相位偏移控制 | | Amplitude Scaling | ✔️勾选 | 支持幅度调节 | | Output Waveform | Sine | 选择输出正弦波 | | Output Frequency Accuracy | High | 高精度 | | Output Frequency Range | 自动计算 | 根据系统时钟和参数自动计算 | | Sample Period | 1 | 一个周期内一个采样点 | ### B. Phase Generator 选项卡 | 参数 | 建议设置 | 说明 | |------|----------|------| | Phase Width | 32 | 相位累加器宽度，决定频率分辨率 | | Accumulator Rounding | ✔️勾选 | 提高输出精度 | | Output Rounding Mode | Round | 舍入方式 | ### C. Output 选项卡 | 参数 | 建议设置 | 说明 | |------|----------|------| | Output Width | 16 | DAC 为16位，所以设置输出为16位 | | Output Type | Signed | 输出为有符号数，适合正弦波 | | Data Format | Normal | 标准格式 | | Output Tvalid/Tready Handshake | 可选 | 若使用 AXI4-Stream 接口才启用 | --- ## 四、生成 IP Core - 点击 “**OK**” 完成配置。 - 回到 Block Design 或 Verilog 代码界面。 - 右键点击 DDS IP，选择 “**Generate Output Products**”。 - 再次右键选择 “**Create HDL Wrapper**” 创建顶层封装。 --- ## 五、实例化 DDS IP Core 在你的顶层模块中实例化 DDS IP： ```verilog dds_compiler_0 u_dds_compiler_0 ( .aclk(sys_clk_100MHz), // 输入时钟 .s_axis_phase_tvalid(1'b1), // 相位控制字有效 .s_axis_phase_tdata(freq_word), // 32位频率控制字 .m_axis_data_tvalid(), // 输出有效（可忽略） .m_axis_data_tdata(sin_data) // 16位正弦波输出 ); ``` --- ## 六、动态设置频率控制字频率控制字的计算公式如下： $$ \text{freq\_word} = \left\lfloor \frac{f_{out} \times 2^{N}}{f_{clk}} \right\rfloor $$ 其中： - $ f_{out} $：期望输出频率（如 500kHz） - $ f_{clk} $：系统时钟（如 100MHz） - $ N $：相位累加器位数（默认为32）例如： $$ \text{freq\_word} = \left\lfloor \frac{500,000 \times 2^{32}}{100,000,000} \right\rfloor = 21474836.5 \approx 21474837 \quad (0x0147AE15) $$ --- ## 七、仿真与综合 1. 在 Vivado 中点击 **Run Synthesis** 和 **Run Implementation**。 2. 使用仿真工具（如 xsim）进行功能仿真，验证输出是否为期望频率的正弦波。 3. 生成比特流（bitstream）并下载到 FPGA 中进行验证。 --- ##