Lattice Diamond中Verilog代码input导线unconnected解决方案

初学Verilog , 辛苦仿真了好久的代码, 等到准备烧写时,发现无法给input 定义的导线分配引脚.
自己折腾了1天,最后终于找到了原因 .

代码一定要像下面这样写.
/* synthesis syn_force_pads = 1 */
在引脚变量的上面加个定义. 告诉综合工具 , 不要把这个变量给优化掉了.

`timescale 10ns/1ps
 
 
module my_module(
	/* synthesis syn_force_pads = 1 */
	input wire clk, 
	/* synthesis syn_force_pads = 1 */
	input wire reset, 
	/* synthesis syn_force_pads = 1 */
	input [7:0] data_in