醉里挑灯看剑6-优快云博客

管脚所在时钟区域X7Y6，这是需要注意，把所有的MMCM高亮，而且19P的MMCM的后缀并不是他所在的区域，这个具体什么意思我还没时间深究，我刚开始也以为是他的区域导致我以为X7Y6没有MMCM，但是后面高亮之后找到了，就是MMCM_X1Y2如下图，该时钟区域里面包含一个MMCM，即MMCM_X1Y6。接着会报出你的路径吗，一个是你的PLL的路径，一个是你的输入的IO的路径。因为工作比较忙，所以后面就写的比较简略了，最基本的操作会在我前面的文章里面有的，大家有疑问可以看看我前面的文章。

2023-10-18 17:09:29 2688 3

原创 Xilinx的DDR4 IP

Xilinx的DDR4 IP

2023-09-22 16:45:48 3035

原创 Synaplify综合的常用命令（1）

Synaplify综合是指定综合成特定的RAM

2023-03-01 14:05:50 897

原创 Vivado报错-2 [place 30-484] The packing of LUTRAM/SRL instance

Vivado报错[place 30-484] The packing of LUTRAM/SRL instance into capable slices could not be

2023-01-05 14:43:18 3359 5

原创 Synaplify综合Removing

用Synaplify综合的时候出现Removing sequential instance

2022-11-05 15:52:25 1019 2

原创 Synaplify综合报错Signal 011 error in m_xilinx

Synplify综合internal Error in m_xilinx Stack trace

2022-11-05 15:49:13 1863 3

原创 Vivado工程怎么用VCS仿真

Vivado工程的文件用VCS仿真

2022-07-11 19:29:51 5046

原创 Vivado报错-1 [Opt 31 - 305] Invalid connectivity on net RESETN connected to port RESETN

synplify vivado[Opt 31 - 305] Invalid connectivity on net RESETN connected to port RESETN. It drives some load that need a buffer,and other loads that do not need a buffer. This configuration cannot be placed.

2022-07-08 17:05:06 3371 1

原创 Xlinx的 FIFO IP核

标题Xlinx的 FIFO IP核近来在学习Xlinx的FIFO IP核，根据自己学习中遇到的一些问题以及解决的办法总结了自己学到的一些知识，作为自己的学习笔记，当然也作为一些初学者查阅的笔记。FIFO无非就是一个输入输出的中间存储，一般用于不同时钟域之间的数据传输，下面主要介绍一下他的各个参数的作用以及设置。prog_full：写FIFO将要满的时候，这个数值与你设置的数据相关，达到你设置的数据和以上时，此信号就会被拉高；prog_empty：读FIFO将要空的时候，这个数值与你设置的数据相关，

2021-11-05 18:38:59 3840 1

原创 Linux下VCS和Verdi的联合仿真实例教程

Linux下VCS和Verdi的初级使用## 标题首先得在Linux下配置好VCS和Verdi的环境，这个方面我就不再这里赘述了，你可以在命令行输下which vcs和which verdi看有没有信息，有信息的话就说明已经安装。要在Linux下用VCS仿真和Verdi看波形，首先需要3个主要的文件，rtl设计文件，也就是Verilog的设计.v文件；testbench文件，也就是给你的设计模块产生激励，用来测试发信号的文件，也是.v文件；还有就是file list文件，就是把你的testbench和r

2021-10-09 15:00:14 6084 8

空空如也

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