5、多目标跟踪下思政课堂学生状态信息采集系统的高可靠性设计

多目标跟踪下思政课堂学生状态信息采集系统的高可靠性设计

1 硬件设计

1.1 信息存储设计

为提高信息存储速度，采用相应程序将数据转换为内存形式，CPU 通过缓存访问数据。思政课堂学生状态信息存储电路如图 1 所示。

图 1 思政课堂学生状态信息存储电路图

1.2 信息分析处理器设计

选用 ARM23MPCPR 芯片作为处理器核心，它是基于传统 ARM12 的新一代 V6 系统处理器芯片。该处理器具有以下特点：
- 能提供多达 6 种组合，性能是传统处理器的三倍以上。
- 由 4 个传统 ARM12 的独立核心组成，在不改变频率的情况下可提升性能。
- 各种应用指标良好，适合当前市场上大多数电子系统需求，还能提供多种多媒体功能。
- 可提供多通道结构，支持混合系统，提高了处理器的灵活性、适应性、吞吐量和计算能力。

其结构如图 2 所示。

图 2 思政课堂学生状态分析处理器结构

与传统使用 DSP 和译码电路、单核心处理器进行编解码操作的方式相比，ARM23MPCPR 芯片虽架构类似单核心处理器，但在性能（包括能耗和资源存储）上更优。它融合了 Corntp - 65 处理器的优点，采用最新 ARM 架构和 V8 系统，集成 4 个 72 位存储单元和处理单元，加速性能流畅且灵活性高。其电路如图 3 所示。