XC7A100T-FPGA板卡设计

一、项目需求分析

1.1处理器选型

（1）需要通过vivado去量化所需要的逻辑资源量、I/O口资源以及GTP等资源；

（2）通过选型手册（7-series-product-selection-guide）去选择合适的型号，通常需要考虑留多一些容量。

由上图所知，封装为FGG484和FBG484封装可以兼容设计XC7A35T、XC7A100T和XC7A200T。立创商城给出如下的价格：

1.2电源器件的选型

电源功耗评估，可以采用官方给出的评估表格（7_Series_XPE_2019）进行评估；可以使用快速评估/导入vivado软件文件进行评估（待补充）。

汇总出FPGA所需要的电源类型和功耗：

1V0     2.04A    

1V2     0.245A

1V5     0.472A

1V8     0.91A

3V3     0.537A

实际考虑电源的类型和功耗：

1V0     4A    

1V2     0.5A

1V5     1A

1V8     2A

3V3     1A

所以选用一个EA3059芯片和一个TPS54620RGYR。

1.3连接器选型

采用PCB金手指连接。

为什么金手指会有倒角?

倒角是为了确保连接器能够快速插入，连接器边缘被倒角成30到45度的角度，以防止金手指在插拔过程中刮伤卡槽或露出铜。

金手指常用于存储器、U盘、读卡器等。

二、7系列FPGA接口总结

2.1FPGA电源上电时序

根据DS181手册，7系列FPGA上电时序分为两部分，普通电源上电时序和MGT电源上电时序，这两个部分可以交叉着上电，满足各自时序即可。

普通电源上电时序：VCCINT（1V0）、VCCBRAM（1V0）、VCCAUX（1V8）、VCCO（1V2、1V35、1V5、1V8、2V5和3V3）

（1）VCC1V0_FPGA

（2）VCC1V8_FPGA

（3）VCC3V3_FPGA、VCC1V5_FPGA

MGT电源上电时序：VCCINT、VCCMGTAVCC（1V0）、VCCMGTAVTT（1V2）

（1）VCC1V0_MGTAVCC

（2）VCC1V2_MGTAVCC

那么上电时序可以为：

VCC1V0_FPGA/VCC1V0_MGTAVCC➡VCC1V2_MGTAVCC➡VCC1V8_FPGA➡VCC1V5_FPGA/VCC3V3_FPGA。

每种电源所需要的电容容值：

2.2BANK0信号配置

（1）CFGBVS管脚

当VCCO电压为3.3V/2.5V时，CFGBVS_0上拉到VCCO；

当VCCO电压为1.8V/1.5V时，CFGBVS_0下拉到GND。

（2）M[2:0]管脚

（3）PROBLEM_B管脚

当PROBLEM_B_0为低电平时，FPGA配置被清零并启动新序列；所以需要一个≤4.7K上拉到VCCO。

（4）INT_B管脚

开漏输出管脚，当配置错误时，会输出低电平信号；配置成功时，释放高阻态。所以需要一个≤4.7K上拉到VCCO。

（5）DONE管脚

当配置完成时，DONE管脚会输出一个高电平信号，开漏输出管脚，内部有一个大约10K的上拉电阻。

（6）JTAG管脚

TMS（test mode select）状态选择、TDI（test data in）串行数据输入、TDO（test data out）串行数据输出、TCK（test clock）时钟。

根据IEEE规范，时序图要求，TCK下降沿变更，并且在一开始TCK是有一个空包信号，所以TCK需要下拉到地，同理根据时序图要求，TDI上拉到VCC，TMS和TDO也上拉给默认状态。

（7）CCLK管脚

（8）DXP、DXN管脚

温度感应二极管管脚，使用时可以连接到MAX6627等温度传感器芯片；

不使用时，连接到GND。

（9）VP、VN管脚

XADC专用差分模拟输入（正向），XADC专用差分模拟输入（反向）；

如果不使用，连接到GND。

（10）VREFP、VREFN管脚

VREFP：可以连接到外部1.25V，获得最佳ADC性能；如果没有外部参考，连接到GNDADC。

VREFN：可以连接到外部1.25V，获得最佳ADC性能；如果没有外部参考，连接到GND。

（11）VCCADC、GNDADC管脚

VCCADC：可以连接到单独的1.8V；如果没有使用，连接到VCCAUX；

GNDADC：通过铁氧体磁珠连接地；即使没有使用XADC，也通过铁氧体磁珠连接地。

（12）VCCBAT管脚

连接到电池以在FPGA未供电时保留密钥；如果不适用密钥，连接到GND或者VCCAUX。

2.3BANK14&15管脚

（1）PUDC_B管脚

（引脚不允许浮空）

当PUDC_B为低电平时，每个SelectIO引脚上启用内部上拉电阻，即≤1K接到GND；

当PUDC_B为高电平时，每个SelectIO引脚上禁用内部上拉电阻，即通过≤4.7K电阻上接到VCC0_14。

（2）EMCCLK管脚

主模式：切换至EMCCLK时钟源；

从模式/JTAG模式：不连接。

（3）CSI_B管脚

（4）CSO_B管脚

（5）DOUT管脚

（6）RDWR_B管脚

（7）D00_MOSI管脚

（8）D01_DIN管脚

（9）D[0-31]数据管脚

对于SPI模式：（区分SPI是X1、X2、X3还是X4类型就行）

D00连接到SPI的DQ0，D01连接到SPI的DQ1，D02连接到SPI的DQ2，D03连接到SPI的DQ3。

对于SelectMap模式：

对于BPI模式模式：

对于JTAG模式：不用任何数据管脚。

对于以上所有模式：没有用到的管脚忽略不连接即可。

（10）A[00-28]地址管脚

（11）FCS_B管脚

（12）FOE_B管脚

（13）FWE_B管脚

（14）ADV_B管脚

（15）RS0、RS1管脚

2.4BANK的其余引脚

（1）MRCC管脚

多区域时钟管脚，如果是单端时钟，时钟信号必须由MRCC引脚的正端输入；

不作为时钟管脚时，引脚作为普通的I/O使用。

（2）SRCC管脚

但区域时钟管脚，如果是单端时钟，时钟信号必须由SRCC引脚的正端输入；

不作为时钟管脚时，引脚作为普通的I/O使用。

（3）AD0P/N~AD15P/N管脚

模拟输入管脚，可以作为模拟信号的输入，也可以作为普通的I/O管脚。

（4）T0、T1、T2、T3内存字节组（0~3）

（5）T0/1/2/3_DQS  DDR数据选择引脚

2.5高速接口

（1）MGTRREF管脚

在UG482手册中有说明，校准输入引脚，用于终端电阻校准电路。需要一个100Ω电阻接到MGTAVTT。

（2）MGTVCCAUX、MGTAVTT和MGTAVCC管脚

MGTVCCAUX：辅助四锁相环（QPLL）的收发器模拟供电电源；

MGTAVTT：GTX收发器内部端接的模拟供电电源；

MGTAVCC：GTX发送器和接收器的模拟供电电源。

三、7A100T原理图设计

3.1原理图内容规划

3.2FPGA_BANK0