xilinx小实验——vivado纯逻辑编程第一个demo

最新推荐文章于 2024-01-24 14:04:28 发布
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分类专栏： FPGA相关 EDA工具使用笔记 文章标签： verilog fpga
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本文链接：https://blog.youkuaiyun.com/moon9999/article/details/77311933
本文详细介绍了使用Vivado 2016.4进行FPGA开发的过程，从创建工程、选择器件（XC7Z010CLG400-2）、添加Verilog源文件、设置约束文件（xdc）到仿真和生成比特流。通过这个Vivado小实验，读者可以掌握FPGA设计的基本流程，并学会如何在Zynq开发板上烧录并验证设计。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

vivado版本为2016.4，开发板为zynq，FPGA为xc7z010clg400-2


1.打开vivado至初始页面，如果新建工程则点击create new project，打开工程则点击open project，与ISE基本一致



2.点击create new project，选择名称和路径，next



3.选择工程类型，选择的是RTL，并且选择不在此时加入.v文件

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