fpga学习day4 开发板到啦~使用viavdo进行管脚约束

      拿到开发板后，先检查一下是否可以连接成功，按照教程中的描述连接好板子(电源和JTAG)，板子要上电，如下所示：

       右键"此电脑"——"管理"，弹出如下对话框，点击"设备管理"——"通用串行总线控制器"，查看是否能够检测到我们的JTAG。

下面回到Vivado中，将仿真中用到的端口(a,b,sel和out)和板子中的端口对应起来。首先点击"RTL ANALYSIS"——"Run Elaborated Design"，此时可以看到这个功能将代码转化成了电路。如果已经进行过这个操作，显示的会是"Open Elaborated Design"，直接打开这个文件即可，如下图：

然后点击软件右上角，可以看到如下几个选项：