时序电路

1.最大延时约束

如果组合逻辑的延时太大，那么接收元件因没有充分的建立时间而将采样错误的数值，这称为建立时间失效（setup time failure）或最大延时失效（max-delay failure）。它可以通过重新设计逻辑使逻辑速度加快或通过加长时钟周期来解决。

2.最小延时约束

如果寄存器的保持时间很大而污染延时很小，那么数据有可能错误地在同一时钟沿连续传播通过前后两个时序元件，从而破坏了系统应有的状态。这称为竞争条件（race condition）、保持时间失效（hold time failure）或最小延时失效（min-delay failure）。

它只能通过重新设计逻辑而不能通过减慢时钟来解决。

待续