8、数字逻辑中的有限状态机设计

数字逻辑中的有限状态机设计

1. 寄存器数据锁存问题

首先来看一个关于寄存器的概念问题：如果寄存器的时钟一直运行，寄存器如何避免持续锁存数据呢？有以下几个选项：
- A) 它确实会持续锁存数据，只是要求数据始终相同，这样输出才不会改变。
- B) 寄存器中的每个 D 触发器都有一个使能线，用于控制何时锁存数据。
- C) 寄存器要求系统在不使用时停止时钟。
- D) 不使用时，D 输入会断开连接。
正确答案是 B，因为每个 D 触发器的使能线能有效控制数据的锁存时机。

2. 有限状态机概述

有限状态机（FSM）是一种强大的时序逻辑电路，它包含预定义数量的状态，并且在任何时候只能处于一个状态。电路会根据触发事件（通常是时钟边缘）以及机器的输入值在不同状态之间进行转换。状态的数量和所有可能的转换都是预先定义好的。通过使用状态和预定义的转换序列，电路能够根据过去状态的历史来决定下一个要转换的状态，这使得它的输出比仅基于当前输入值的简单组合逻辑电路更智能。

3. 有限状态机的设计步骤

3.1 功能描述

设计状态机的第一步是对所需电路行为进行抽象的文字描述。以一个按钮式窗口控制器为例，从文字描述开始整个 FSM 的设计过程。

3.2 状态图

状态图是一种图形化的方式来描述有限状态机的功能。它是一种有向图，系统中的每个状态（或顶点）用一个圆圈表示，并赋予一个描述性的名称，名称写在圆圈内。状态之间的转换用箭头表示，箭头旁边写明引起转换的输入条件。转换可以在特定输入条件下转移到不同状态，也可以保持在同一状态。
状态机有两种