[SugerTangYL] 简易函数发生器(DDS) Verilog

目录

前言

一、设计思路

二、完整代码

三、代码诠释

四、其他模块 

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前言

        第二个案例来了！做一个函数信号发生器，实现产生四种波形（正弦波、方波、三角波、反三角），输出频率可变以及幅值可变。

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一、设计思路

        在数字电路中实现函数信号发生器，直接数字式频率合成(DDS)是最常见的方法。DDS的主要模型如下：

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        由相位累加器、ROM查找表和数模转换器组成，核心为相位累加器和ROM查找表。

        对于一段正弦信号来说，其幅度值是非线性的，但是其相位的值却是线性增加的。因此DDS的核心便是通过固定步长产生均匀相位，然后将相位作为地址码去查找该相位的幅度值，从而得到波形。

二、完整代码

module DDS(data,clk,reset);
output [7:0] data;//幅值数据
input clk