关于时钟模块完备性验证方法第一章

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第一章  时钟门控检查

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• 前言

  一、什么是时钟门控？

  二、SystemVerilog assertion

  1.利用断言的方式来进行门控的检查

  2. 对上述断言进行解析

  总结

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前言

随着集成电路的规模越来越大，系统中所需要的时钟系统也越来越复杂，如何保证时钟验证的完备性一直是众多验证工程师追求的目标，本文就系统中时钟模块的验证完备性进行探讨，包括时钟门控、时钟频率、时钟占空比、时钟glitch、时钟相位、以及参考模型等。

为了更好的保证系统时钟验证的完备性，有时候需要同时使用多种技术手段进行全满cover，而这里介绍的多种方法结合并非仅仅是指数量上的增加，而是需要首先清楚整个时钟结构，针对基本的时钟电路选择对应的方法即可，但是针对潜在的风险点，则需要灵活运用以上方法的结合，甚至自定义新的方法都是有可能的。本人在开发这些方法的时候，大多数技术方法也是根据实际验证需求，寻找到了某种对应的方法去cover它，不一定是最优的，但一定是实用的。

要想熟练掌握时钟模块验证的各种方法，我们还得从基本的、简单的技术方法讲起。

本章节我们首先来了解一下时钟门控的验证方法，关于其他方面的验证方法请查阅本系列文章其他章节部分。

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提示：以下是本篇文章正文内容，下面案例可供参考

一、什么是时钟门控？

所谓时钟门控，是为了低功耗设计而诞生的，在实际工作中，有很多低功耗设计方法、其中时钟门控就是一种常用的技术方法、另外还有像UPS等也可以实现低功耗管理。那什么是时钟门控呢？打个比方，我们在clk_gen产生了某个时钟，接到了其他模块的某个DFF的CK端，那从时序上来看，DFF的CK端口就是一串连续的时钟toggle，但是，在实际电路中，当这个DFF端设计为带门控的逻辑时，我们只会看到当门控有效时，DFF的CK才有效，其他时候CK都是无效的低电平。这就是门控的意义，只在DFF有数据需要翻转的时候才会把时钟放进来，其他时候都会被