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最新推荐文章于 2025-08-12 16:20:40 发布
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#Spyglass #CDC

本文档详细介绍了异步信号同步的设计原则与注意事项，包括单bit及多bit信号的不同处理方式，以及在不同clock域间进行数据传递时可能出现的问题与解决方案。

来源于同事笔记：

  • Ac_unsync01: 单bit信号没有double sync同步；
  • Ac_unsync02: 多bit信号没有同步（多bit信号不能使用double sync同步或者有不同时钟域信号的汇聚）；
  • Ac_cdc01a : fast clock to slow clock, fast clock数据宽度不够；
  • Ac_glitch03: double sync的信号不是寄存器输出，会出现glitch被同步到目的clock domain；
  • Ac_coherency: 一个信号被同一个clock 同步多次
  • Ac_conv01：同步信号重汇聚，目的clock 域内经过时序单元；
  • Ac_conv02：同步信号重汇聚，目的clock 域内没有经过时序单元；
  • Ac_conv03：来自不同clock的信号重汇聚，目的clock 域内没有经过时序单元；
  • Ac_datahold01a：异步握手，数据不稳定时，使能信号有效
  • Ar_converge01：异步复位重汇聚
  • Clock_sync06: 输出端口信号被多个clock 驱动；
芯片设计-CDC-AC_conv
zhangziranzm的博客
10-22 1569
在上面例子中，第一根信号经过二级同步器后经过一个寄存器，第二个信号经过二级同步器后经过两个寄存器。假设两个信号在clk1时钟域有00->11的跳变，那么经过clk2时钟域的一堆寄存器后，在逻辑门处看到信号会有00->10->11的跳变，显然这样是不行的。在上述例子中，sync[0:3]是使用格雷码同步的信号，sync_1是经过二级同步器同步的信号，它们在同一个逻辑门处聚合，spyglass会报出这里违例。AC_conv01规则报告来自同一域的信号，这些信号在同一目标域中同步，并在任意数量的时序单元后聚合。
芯片资深IC设计工程师面经系列（三）CDC分析
weixin_47349046的博客
11-09 1061
面试官通常还喜欢在某个点深入的询问下去，特别是一些通用的的偏终端的问题，作为一个前端设计工程师，仅仅会写RTL代码是远远不够的。
Spyglass之CDC检查（5）
zhong_ethan的博客
07-06 8906
本篇介绍CDC检查最后一个过程CDC_verify(functional cdc checks)。主要检查：a）数据完整性；b) 格雷码编码；c) FIFO上溢或下溢；d) 握手协议。
快速上手SpyGlass——CDC检查
沧海一升的博客
01-17 2万+
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spyglass笔记
jerwey的博客
12-29 5664
spyglass lint
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Spyglass 图形界面使用方法
06-14
网上唯一一篇介绍Spyglass 图形界面非常详细的使用使用方法的资料.
SpyGlass_ClockResetRules_Reference.docx
08-04
spyglass_rule
CDC工作总结
weixin_45857247的博客
12-26 2877
CDC工作是进行交付代码之前必须要做的一步检查，尤其是当一个系统设计人员水平不一时，该检查不可忽略；关于进行的异步检查我就不细讲了，主要有如下问题的check；时钟毛刺/信号毛刺问题；同步信号聚合问题；多bit信号同步问题；指定输入port a所属的时钟域为VK1；
【转载】CDC的那些事:CDC工程经验总结
Grady
02-18 1万+
这一篇老李给大家简单介绍一下工业界常用的CDC检查工具Spyglass，然后奉上CDC设计和验证中的工程经验总结。如果你已经熟悉Spyglass CDC，那么你可以跳过第一部分。全篇干货满满，总计三千多字，希望大家一定能够读到最后。 一、CDC检查工具 　　我们先来说CDC检查工具。业界三大EDA公司Synopsys, Cadence, Mentor都有各自的CDC工具：Synopsys Spyglass CDC®, Cadence Conformal Constraint Designer®, Mento
CDC rule ac_conv01和ac_conv02的区别
weixin_47349046的博客
09-29 800
关于这两个rule的区别，网上搜了下，有的说是 ac_conv01要报是因为可能不同bus穿过的时序单元数量不一致。ac_conv01结果不受格雷码检测影响，不管前面格雷码检测是否成功，只要是穿过时序逻辑发生了汇聚，都会报违例。1.conv02报同步后的信号穿过时序逻辑之前存在汇聚，并且格雷码检测失败，则报此rule违例。ac_conv02结果受格雷码检测影响，如果没穿过时序逻辑发生汇聚但是格雷码检测成功，不报违例。2.conv01报同步后的信号穿过时序逻辑之后存在汇聚，并不关心格雷码的检测。
Spyglass之CDC检查（4）
zhong_ethan的博客
07-01 1万+
CDC_verify_struct过程主要检查设计中是否有未同步的信号，是否有毛刺。在多时钟设计中，要考虑哪些信号需要同步？用什么同步方法？如果处理不当，则会在设计中引入亚稳态或者数据丢失。亚稳态产生的根本原因是建立时间或保持时间不够。本文先简单介绍CDC常用同步方法，再介绍CDC_verify_struct中的rules。
Spyglass：跨时钟域同步（同步使能）
前进，才知道自己的渺小
05-16 1023
同步使能方案主要用于数据信号跨时钟域同步，该方案将一个控制信号同步至目标时钟域并用其作为数据信号的捕获触发器的使能信号，如图1所示。
Synopsys SpyGlass CDC 学习 (一)
messi_cyc的专栏
11-18 2716
spyglass
Spyglass CDC rule
最新发布
xusong666的博客
08-12 393
如上图所示工具报告jtag_dr0与ICK_TCK ICK_BS发生汇聚，但由于汇聚发生在clock_mux中，做了glitchfree处理，因此可以直接waive了。clock_info05b 报告clock在组合逻辑单元而不是mux单元汇聚，通过设置set_case_analysis解决。clock_glitch03 会报告一个异步信号与一个clock信号汇聚，导致存在潜在的clock glitch风险。Ac_glitch03 不同信号的路径延迟导致destination 端存在glitch。
spyglass
07-27
Spyglass 是一种在硬件设计和验证领域中常用的工具，主要用于静态时序分析（Static Timing Analysis, STA）。它帮助设计人员分析数字电路中的时序问题，确保电路在目标频率下能够正确运行。以下是 Spyglass 工具的主要功能和使用方法： ### 功能概述 1. **时序分析** Spyglass 能够对设计进行静态时序分析，识别关键路径并检测时序违规（如建立时间和保持时间违规）。它可以分析同步和异步路径，并支持多周期路径、虚假路径等复杂场景的分析[^1]。 2. **功耗分析** 除了时序分析，Spyglass 还支持功耗分析功能，帮助用户评估设计在不同操作模式下的功耗情况。这在低功耗设计中尤为重要，因为它可以识别高功耗区域并优化电源管理策略[^1]。 3. **覆盖率分析** Spyglass 提供了覆盖率分析功能，用于评估验证过程中测试向量的完备性。通过覆盖率分析，设计人员可以确定哪些部分尚未被充分测试，并补充相应的测试用例[^1]。 4. **设计规则检查（DRC）** Spyglass 可以执行设计规则检查，确保设计符合特定的时序、逻辑和物理规则。这些规则可以是工具预定义的，也可以是用户自定义的，适用于特定工艺或设计风格的需求[^1]。 5. **时钟域交叉（CDC）分析** 在多时钟域设计中，时钟域交叉问题可能导致亚稳态和数据丢失。Spyguard 模块能够检测和分析 CDC 问题，帮助设计人员识别潜在的同步问题并采取相应的修复措施[^1]。 ### 使用方法 1. **设置工作环境** 使用 Spyglass 之前，需要配置工作环境，包括指定设计文件（如 Verilog/VHDL 文件）、时序约束文件（SDC 文件）以及工艺库文件（如 .lib 文件）。这些文件通常通过 Tcl 脚本进行加载和配置。 2. **加载设计** 使用 `read_verilog` 或 `read_vhdl` 命令加载设计文件，并通过 `read_sdc` 命令加载时序约束。设计加载完成后，可以使用 `link_design` 命令将设计与工艺库进行链接。 3. **执行分析** 根据需求选择相应的分析模块，例如时序分析、功耗分析或 CDC 分析。可以通过 `check_timing`、`check_power` 或 `check_cdc` 等命令启动特定的分析任务。 4. **查看报告** 分析完成后，Spyglass 会生成详细的报告，列出所有检测到的问题。用户可以通过 `report_timing`、`report_power` 或 `report_cdc` 等命令查看分析结果。报告中通常包含问题的详细描述、位置以及可能的修复建议。 5. **优化设计** 根据分析结果，设计人员可以调整设计或时序约束，重新运行分析以验证优化效果。这一过程可能需要多次迭代，直到设计满足所有要求为止。 ### 示例代码 以下是一个简单的 Spyglass Tcl 脚本示例，用于加载设计并执行时序分析： ```tcl # 设置设计名称 set design_name "my_design" # 加载设计文件 read_verilog -top $design_name "design.v" # 加载时序约束 read_sdc "constraints.sdc" # 链接设计 link_design -top $design_name # 执行时序分析 check_timing # 生成时序报告 report_timing > timing_report.txt ``` ###
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