槐三-优快云博客

原创 CPLD上电初始化期间输出有高脉冲debug

问题描述： ALTERA 10M08SAU169 在3V3上电时，输出pin perst信号会有4.5ms的高脉冲，影响以太网芯片的正常时序，需要消除此脉冲。现象：绿色为CPLD 3V3供电，黄色为perst输出高脉冲，可确认发生在3V3上电完成，CPLD初始化阶段。结论：下拉有效，但根据波形，脉冲不是消失而是变小，像在和下拉打架，考虑三态可能还是受到某种上拉的影响。调整：检查发现，CPLD还有上电后默认弱上拉的配置，取消此选项，高脉冲消除~bingo。去掉外部下拉复测，高脉冲未再出现。

2025-02-28 10:16:04 125

原创浅谈高速信号均衡技术 CTLE和DFE

由于高频信号比低频信号衰减得更快，CTLE可以增强这些高频分量，从而改善信号的眼图。总结，CTLE和DFE都是为提高高速链路的信号质量而设计的，它们分别通过补偿高频信号衰减和减少码间干扰来达到这一目标。•反馈路径：DFE的核心在于反馈路径，它根据前一时刻或几个时刻的已解码信号来估计和抵消当前信号的ISI。DFE能有效减少ISI，但需要准确的判决信息。•线性操作：CTLE是一个线性系统，意味着它不会引入非线性的失真，这有助于保持信号的原始形状。•作用点：CTLE作用于信号的前端，而DFE作用于信号的后端。

2024-08-02 14:10:54 3191

原创 SPI高速采样问题Debug：识别不到设备，不能正常读写

SPI在跑高速时，由于走线和slave数据回传准备阶段存在delay，会导致controller read时序不达标。2.查看AC Timing(只能在device端测信号) （频率24M是因为CLK电平下不到0V，48M频率没被正确识别到）。3.定位：SPI Controller 回读时，由于走线和slave数据回传准备阶段存在delay，导致controller read时序不达标。说明SPI Controller发送到device反馈没问题，Conroller回读时出现问题。

2024-06-07 09:45:41 641

原创调试:nand 48MHz读写错误

芯片支持24MHz，进行超限测试时，用PLL输出的192MHz时钟divide到48MHz，时钟特性（振幅周期）pass，DATA 建立保持时间pass。但识别nand ID时有出现识别不到的现象，并且即使识别到ID，在继续进行读写测试时，回读数据全FF和00，不能定位是读还是写的问题。相同EVB环境下进行24MHz测试，不仅可以正常读到nor和nand的ID，读写测试也pass。

2024-04-18 13:57:00 164

原创基于Keysight工具的PCIe RX误码率测试步骤

之后在M8070B中会有log显示进入loopback（log如果不显示，可在软件左下方不是左下角，点选项找），并自动选用最合适的Px码型；CEM板上出两对差分（一组TX,一组RX），TX直连M8020A的channel1，RX过ISI板pair24后连M8020A的channel1。在M8070B软件界面点error ratio(某个工具栏的列表里)，弹出界面，点左上方start，自动测试60s误码数。1.打开M8070B软件，选默认->Factory Preset->进入软件界面。

2023-11-02 10:33:59 1255 1

原创 Synopsys DW_apb_i2c_databook 笔记

Synopsys dw_apb_i2c 手册中关于I2C协议的介绍

2023-08-24 14:51:02 2386

原创 I2C总线协议

SMBus地址有7个二进制位，通常表示为前4位、后3位以及最后一个字母b，例如0001 110b。然而，该字段的最低位另有含义，不属于SMBus地址的范围。含义:先找从设备，发送从设备的地址，如果有此设备，就会返回有效ACK；AC Timing:(关注起始时间，停止时间，SDA的建立保持时间，沿，高低电平保持时间)第二部分：从设备找到后，写要操作的从设备某个寄存器的8位地址，返回有效ACK代表有此地址；第三部分：往寄存器里写数据，反馈写入是否有效，停止传输，总线拉高。地址：7位和10位；

2023-05-26 10:35:12 410 1

原创 Lattic Diamond软件安装不成功问题

但安装完成后不能通过远程来打开软件应用程序，一定要在本地电脑上打开使用，否则lisence中的MAC地址会不匹配。安装过程可以远程操作；

2023-02-23 13:32:51 255

原创 EMC测试--浪潮服务器搭载AI板卡

1.电磁辐射：低频：80M~1GHz 高频：1G~6GHz。3. ESD测试--静电击穿 10次每次间隔1秒。测试标准：GB9654.1-A/B（B较A更严苛）合格标准：Host不死机，EMC测试程序正常运行；合格标准：Host不死机，EMC测试程序正常运行。低频：80M~1GHz 高频：1G~3GHz。测试项：电磁辐射，辐射抗扰度，ESD测试。合格标准：不超过国标规定的准峰值；测试场所：江苏省计量科学院。

2023-02-06 15:55:11 406

原创《PCIe_5_PHY_Test_Spec_Ver1.0》文档学习心得

针对Gen4，测试项1. 4 . 5 . 6 . 8是必测的，测试结果必须通过sigtest组织规范的要求值，Transmitter Link Equalization Test 发送链路均衡测试 Gen3 4 5。Transmitter Initial TX EQ Test 发送初始化均衡测试 Gen3 4 5。如使用keysight的示波器测试，对Gen1/2/3可采用autotest，自动导出规范报告；记录针对Gen 1 2 3 4不同码型不同测试项，记录测试步骤，当然也可直接参考文档。

2023-01-06 18:43:06 1372 1

原创边界扫描JTAG接口测试用例的编写

编写自研芯片测试案例时，因没有SPEC参考（SPEC中的指标和约束值就来自测试案例），可以参考上述Timing项和约束值。logic function owner需要在芯片流片后，编写好各个低速接口的test case；其中包括JTAG信号。主要提取TCK的tH tL,TMS/TDI的建立保持时间，TDO的有效、无效输出最大延迟时间。JTAG协议标准来源于《IEEE STD 1149.1-2013》，去官网下载需要花钱。在协议中看到JTAG的AC Timing需要至少满足接收设备SPEC中的指标。

2023-01-06 10:04:32 485

原创 EOS测试及设计

3.EOS测试界面设置从30V往上每隔10V为一档，一档测3~5次，观察示波器显示的残压和电流（用Trigger，哪个波形明显Tri哪个）；2. EOS测试设备->板卡中间的电线套上电流传感器（eg 1：10的霍尔传感器），在板卡电源前端的TVS位置接示波器电压探头；想看极限值可以加压看击穿曲线（残压到peak后迅速下降，电源供电端的电流会突增，板卡某个器件会很烫）；1.电源->EOS测试设备->板卡；产生原因：雷击，电源浪涌、接口的热插拔、开关器件的电源尖峰等；350us：电流降到半峰值电流的时间；

2022-12-30 15:23:21 4478

liuhuanyu3的博客