如何减小运放失配

最新推荐文章于 2025-06-10 08:30:39 发布

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#硬件工程

Road to AnalogIC Designer 专栏收录该内容

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本文探讨了MOSFET失配问题，包括其原因（如栅尺寸变化导致参数失配）、表现形式（漏电流和栅源电压失配），以及解决方法，如增大面积、调整过驱电压和采用修调技术（传统和数字）、动态失调补偿（斩波技术和自动调零）。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

失配的基础

1. 失配的原因：MOSFET的栅尺寸才能在随机的、细微的变化导致差分对W/L，μ，Cox，Vth的失配

2. 失配的表现：漏电流的失配（VGS固定）；栅源电压的失配（漏电流固定）

3. 增大MOS管面积可以降低失配：AVTH和AK都是比例系数

减小放大管的过驱电压可以减小失配

失配可以理解为一种低频噪声

增大电流镜的过驱电压可以减小失配

失调消除技术

1. 修调技术（Trimming）

1. 传统修调（简单需要工艺支持）

2. 数字修调（浪费面积很常用）

2. 动态失调补偿技术

1. 斩波技术

i. 失调和低频闪烁噪声被调制到斩波频率会产生输出纹波，需要滤波器滤除，并且限制了运放带宽；还存在着开关尖峰的问题

2. 自动调零技术(失调存储）

i. 放大状态：放大信号

ii. 调零状态：放大器从信号路径断开，对自身调零

iii. 缺点：不能连续放大信号；导致带宽噪声混叠

以上总结于拉扎维书

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【模拟 IC】运放的失调电压分析与减小

heqianwan的博客

08-25

9344

在ic设计中，我们需要考虑到offset的影响，本文针对失调电压的因素进行分析，最后给出失调电压的减小方法。

模拟集成电路设计与仿真 : Mismatch

混合讯号电路初心者

04-02

582

研究经验分享

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关于运放输出失调电压(包括温漂)的消除

07-23

　一般的温漂补偿法需先检测其大小，然后采用外干预电路进行补偿，其难点在于准确检测，并不能一次性调整解决。本法由运放“自治”就省事，不用计算，一次搞定。

电流舵DAC设计（四）

最新发布

06-10

587

利用交叉点可控的时钟来控制DAC开关管的交叉点，减小开关的输出毛刺，还可以减缓开关切换的SR和减小摆幅，提高DAC的整体性能。虽然经过多年的积累与创新，DEM 译码电路的结构经历了众多变迁，但从根本来讲，对全部单位电流源的输入开关控制信号进行随机译码的这一核心思想并没有改变。通过对单位电流源的输入控制信号进行随机化可以在保证正确输出的前提下将各个单位电流源间的失配平均化，进而转换为与输入信号无关的伪随机噪声，而不是非线性失真，提高 DAC 的 SFDR 和 IMD。即使要压，也要压的匹配，使应力保持一致。

运放失调消除技术

pickweb的博客

01-19

4417

给出了Auto zero失调消除技术具体的时序和计算过程，以帮助更好的理解

运放输出失调电压(包括温漂)的消除

08-03

本文主要介绍的是运算放大电路中输出失调电压以及温漂的消除方法。

DA-理解基准中的运放失调

Carol0630的博客

05-06

803

电流镜失配总结

weixin_43205692的博客

06-11

3460

电流镜失配总结

模拟管级电路设计经验

m0_65134644的博客

08-14

634

作为电流镜的晶体管，要尽可能地减八沟道长度调制效应的影响，晶体管L比较大(同时减小失配)，但宽长比W儿一般不大，过驱动电压Vgs-Vth适中，晶体管工作在强反型区，Vdsat取150mV-200mV左右。做为运放的输入对管，对增益gm和电路失配的要求比较高，晶体管尺寸W和L比较大(减小失配)，同时宽长比W八比较大(增力gm)，因此过驱动电压Vgs-Vth一般很小，晶体管工作在弱反型区，Vdsat取150mV左右，很难做到更大，一般来说vdsat

匹配，匹配！双通道运放有多相似？

07-29

同样，虽然设计者会尽量减小这种漂移，但由于晶体管对的热特性不可能完全相同，双通道运放的两个通道在这方面的表现也会有所差异。除了失调电压，压摆率（slew rate）也是运放性能的重要参数，它定义了运放输出...

运放参数的详细解释和分析7—共模抑制比CMRR

10-17

输入晶体管的不匹配也会使共模信号转化为差模误差信号，这个误差与晶体管跨导的失配成正比。此外，拖尾恒流源的寄生电容随频率变化而变化将影响共模抑制能力。在实际使用中，为了提高运放的共模抑制比，工程师通常...

【失调存储技术】

pickweb的博客

03-21

1320

失调存储技术：在采样态，失调电压存储在Cs下级板，保持态时，该点存储的失调电压一起被放大。运放增益越大，可以虚短；实际上A不会无穷大，但是运放增益越高，失调对输出的影响越小。即使Cs=CH，失调也会放大两倍。

输出失调存储技术时序

weixin_43205692的博客

06-05

1139

输出失调存储技术时序

比较器失调电压消除

weixin_44017560的博客

11-05

1478

比较器的稳定失调电压虽然不会对ADC的动态/静态性能造成影响，对ADC的缩小输入动态范围造成的影响也可通过后端(测试或者后处理)校准消去，但本文主要介绍通过前端电路技术如何消除比较器的失调电压，减少后端压力。失调电压消除技术主要分为输入失调存储和输出失调存储。

斩波电路及斩波运放--降低失调及低频噪声

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qq_23103023的博客

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模拟IC设计中的失配

qq_41424881的博客

11-10

1319

从公式来看，对于电流镜管，可以通过增大过驱动电压来减小失配；对于差分对管的失配，需要减小过驱动电压。图1.1(b)将系统所有失配等效到输出端，于是|V。,这时候差分系统是一个不存在失配的系统。图1.1(a)完全对称情况下V。图1.1 全差分电路的失调。3. 减小MOS管的失配。图2.1 电流镜的失配。

16bit SAR ADC中，比较器为什么采用四级级联预放大结构

weixin_43205692的博客

06-05

2521

16bit SAR ADC中，比较器为什么采用四级级联预放大结构从带宽的角度从采用输出失调存储技术角度预放大级增益不能太大，否则出现电容饱和的情况；因此将放大器拆成四级，每级增益就不会那么高； ...

【gmid】第四章噪声、失真、失配

m0_62489442的博客

08-07

1868

gm / ID *fT，是低噪声、宽带宽重要的参数excess noise 可以通过适当选择 gm /ID 来最小化gm /ID可以用于量化闪烁噪声PDS 的偏置依赖性。

mos管失配

03-20

<think>好的，我现在需要回答用户关于MOS管失配的问题。首先，我得回顾一下用户之前的问题和之前的对话，确保这次的回答符合之前的交流。用户之前询问了触发器的分类，现在转向了MOS管失配，这可能是在学习集成电路设计或者模拟电路相关的内容。接下来，我需要明确MOS管失配的定义。MOS管失配指的是在集成电路中，由于制造工艺的偏差，导致本应相同的两个或多个MOS管在实际性能参数上存在差异。这种现象在模拟电路设计中尤其重要，因为它会影响电路的精度和性能，比如差分对的对称性。接下来要分析失配的原因。可能包括工艺波动，比如氧化层厚度、掺杂浓度、光刻精度等的微小变化。此外，器件的尺寸（如沟道长度和宽度）的差异，以及布局上的不对称，比如金属连线的电阻差异，也会导致失配。还有温度梯度，如果芯片上不同区域的温度不同，也会影响晶体管的特性。然后需要讨论失配的表现形式。阈值电压的失配会导致相同栅源电压下漏极电流不同。跨导的失配会影响放大器的增益和线性度。电流镜的失配会导致电流复制不准确，影响偏置电路和电流模数转换器等。接下来要介绍如何分析失配。通常使用统计学方法，比如蒙特卡洛仿真，来评估工艺波动对电路的影响。另外，失配模型如Pelgrom模型可以帮助量化失配与器件面积的关系，即失配参数与面积的平方根成反比，因此增大器件面积可以减少失配。然后需要讨论减小失配的措施。比如采用共质心布局来抵消工艺梯度的影响，增加器件的面积以利用面积平方根法则，使用差分结构来抵消共模误差，以及进行版图优化，如匹配的连线、对称的dummy器件等。最后要提到失配的影响，特别是在模拟电路中的应用，比如运算放大器的输入失调电压，ADC/DAC的线性度，以及存储器单元的稳定性等。还需要注意不同工艺节点下失配的表现可能不同，先进工艺可能更严重，需要更精细的设计。在回答时，要保持结构清晰，分点说明，结合理论和实际应用，同时注意使用中文和符合用户要求的格式，比如行内公式用$...$，独立公式用$$...$$。确保内容准确，帮助用户逐步理解MOS管失配的概念、原因、影响及解决方法。</think>MOS管失配是集成电路设计中影响电路性能的关键问题，尤其在模拟电路和高精度数字电路中至关重要。以下从定义、成因、影响及解决方法等方面详细说明： --- ### 一、**MOS管失配的定义** MOS管失配指集成电路中**本应参数相同的晶体管**，由于制造工艺波动或设计偏差，导致实际电学特性（如阈值电压$V_{th}$、跨导$g_m$、电流$I_{DS}$等）出现差异的现象。 $$ \Delta V_{th} = V_{th1} - V_{th2}, \quad \Delta \beta = \beta_1 - \beta_2 \quad (\beta = \mu C_{ox} \frac{W}{L}) $$ --- ### 二、**失配的主要成因** #### 1. **工艺波动** - **掺杂浓度不均匀**：离子注入随机性导致阈值电压差异。 - **氧化层厚度变化**：影响栅氧电容$C_{ox}$，导致跨导$\beta$不同。 - **光刻误差**：沟道长度（$L$）和宽度（$W$）的微小偏差，直接改变$\beta$值。 - **金属连线电阻差异**：布局不对称导致源/漏区接触电阻不同。 #### 2. **布局因素** - **方向与梯度效应**：芯片边缘与中心温度/掺杂梯度不同。 - **邻近效应**：周围结构的应力或热效应影响晶体管特性。 - **匹配结构设计不当**：未采用共质心（Common-Centroid）或叉指（Interdigitated）布局。 #### 3. **环境因素** - **温度梯度**：局部温度差异导致载流子迁移率$\mu$变化。 - **电源/地噪声**：电源电压波动引起工作点偏移。 --- ### 三、**失配对电路的影响** | 电路模块 | 具体影响 | |------------------|--------------------------------------------------------------------------| | **差分对** | 输入失调电压$V_{os}$增大，共模抑制比（CMRR）下降。 | | **电流镜** | 镜像电流误差增大，导致偏置电路、DAC/ADC精度下降。 | | **振荡器** | 频率偏差，相位噪声增加。 | | **存储器单元** | 读写稳定性降低，可能引发软错误。 | --- ### 四、**失配的定量分析模型** #### 1. **Pelgrom模型**（面积-失配关系）阈值电压失配与器件面积成反比： $$ \sigma(\Delta V_{th}) = \frac{A_{V_{th}}}{\sqrt{WL}} $$ 其中，$A_{V_{th}}$为工艺相关常数（例如：$3\,\text{mV·μm}$@65nm工艺）。 #### 2. **跨导失配** $$ \frac{\sigma(\Delta \beta)}{\beta} = \frac{A_{\beta}}{\sqrt{WL}} $$ 通常$A_{\beta} \approx 1\%·\mu\text{m}$，需通过仿真或实测获得。 --- ### 五、**减小失配的设计方法** #### 1. **版图优化技术** - **共质心布局**：抵消工艺梯度影响（示例：ABBA排列）。 - **增大器件面积**：利用$1/\sqrt{WL}$规律降低失配。 - **添加Dummy器件**：消除边缘刻蚀效应。 - **对称连线**：确保源/漏区金属电阻匹配。 #### 2. **电路设计策略** - **差分结构**：利用共模抑制抵消失配影响。 - **动态匹配**（如Chopper技术）：通过周期性切换抵消失调。 - **修调电路**（Trim）：通过熔丝或寄存器校准失配。 #### 3. **工艺选择** - 选择匹配特性好的工艺（如高精度模拟工艺）。 - 避免最小尺寸器件，尤其在关键匹配路径中。 --- ### 六、**实例分析：差分输入级失配** 假设差分对管阈值电压失配$\Delta V_{th}=5\,\text{mV}$，跨导$g_m=1\,\text{mS}$，则输入失调电压为： $$ V_{os} = \Delta V_{th} + \frac{\Delta \beta}{\beta} \cdot \frac{I_{SS}}{2g_m} $$ 若$\Delta \beta/\beta=2\%$，$I_{SS}=100\,\mu\text{A}$，则$V_{os} \approx 5\,\text{mV} + 1\,\text{mV}=6\,\text{mV}$，显著影响高精度运放性能。 --- ### 七、**总结** MOS管失配是制约电路性能的核心因素之一。设计时需结合**版图优化**、**电路结构改进**和**工艺选择**综合应对。例如：在运放设计中，通过共质心布局将失配降低至$1\,\text{mV}$以内，并结合斩波稳零技术实现$\mu\text{V}$级失调。