Verilog 38译码器

一、原理

输入为n，输出为2^n。一种多输入多输出的组合逻辑电路，负责将二进制代码翻译为特定的对象。在这里3-8译码器则将3为二进制代码翻译为8位只有一位为低电平其余全为高电平的对象。

二、时序

在这里采用组合逻辑，每输入一个三位二进制，就立即对应输出8位译码。

三、代码

decoder_38.v

module decoder_38(
	input				clk,
	input 				rst_n,
	input		[2:0]	din,
	output	reg [7:0]	dout
);
	always @(*)begin
		case(din)
			3'b000:dout<=8'b11111110;
			3'b001:dout<=8'b111