61、高速缓存存储器：原理、组织与性能优化

高速缓存存储器：原理、组织与性能优化

1. 高速缓存存储器概述

在高性能CPU的设计中，广泛采用的内存设计方案是将动态随机存取存储器（DRAM）用作主存储器，同时使用少量（与主存储器大小相比）的静态随机存取存储器（SRAM）作为高速缓存存储器。这种设计充分利用了SRAM的高速特性以及DRAM的高密度和低成本优势。

如果仅使用SRAM来实现计算机的整个内存，成本会过高；而仅使用DRAM则会降低性能。高速缓存存储器位于CPU和主存储器之间，当CPU发起内存访问时，它首先会向高速缓存请求所需的信息（数据或代码）。

• 命中与未命中 ：如果请求的数据在高速缓存中，它将以零等待状态提供给CPU，这称为“命中”；如果数据不在高速缓存中，则内存控制器电路会将数据从主存储器传输到CPU，并同时将数据的副本存入高速缓存，这称为“未命中”。
• 命中率 ：在大多数带有高速缓存的计算机中，命中率通常在85%以上。通过结合SRAM和DRAM，高速缓存的访问时间能够与CPU的内存周期相匹配。例如，在频率为33 MHz及以上的80386/486微处理器中，使用高速缓存是绝对必要的。

2. 局部性引用原理

当CPU访问内存时，它很可能在一段时间内访问相同地址附近的信息，这就是局部性引用原理。即使是一个只有50字节的短程序，CPU也能以零等待状态从高速缓存中访问这50个内存位置。如果没有这种局部性原理，且CPU随机访问内存，那么高速缓存的概念就无法发挥作用。这也意味着JMP和CALL指令对基于高速缓存的系统性能不利。

命中率（命中