13、Verilog硬件描述语言入门与应用

Verilog硬件描述语言入门与应用

1. Verilog简介

Verilog硬件描述语言的发展动机与VHDL有所不同。VHDL由美国国防部推动，旨在定义一种统一的硬件描述语言，使设计能够在不同的工具平台和供应商之间自由迁移。而Verilog的开发者主要是加利福尼亚的ASIC和FPLD开发者，他们不太依赖大型国防部项目，因此Verilog的目标有所差异。

Verilog发展历程中的两个关键点：一是语法与工程领域最流行的C/C++语言相近；二是语言标准化起初并非首要任务。最初由Gateway Design Automation（后被Cadence Design Systems收购）开发，Cadence仍是Verilog商标的注册所有者。Open Verilog International（OVI）负责控制公共领域的Verilog。经过10年，Verilog语言参考手册（LRM）最终被纳入IEEE标准1364 - 1995。2001年的IEEE Verilog更新（IEEE 1364 - 2001）增加了如带符号数据类型、ANSI C风格的I/O、算术移位和幂运算等有用的语言元素，如今大多数综合工具都支持该标准。

2. Verilog词法元素

• 行和列敏感性 ：Verilog不是行或列敏感的语言（单行注释除外）。每个语句都以分号“;”结尾，额外的空格、制表符或换行符不影响语句的合成结果。例如：

assign A = B | C;

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