32、Verilog硬件设计语言入门

Verilog硬件设计语言入门

1. Verilog模块定义

在Verilog中，数字系统是通过模块来定义的。每个模块都有不同位宽的输入和输出。模块可以集成在一起形成更大的数字块。例如，一个顶层模块可以包含四个较小的模块，它们相互连接以实现更强大的系统功能，并产生一组新的外部输入和输出信号。

当编写Verilog代码来表示一个数字块时，首先要写模块名，输入和输出名写在模块名后面的括号中，顺序不重要。接着是单独的输入 - 输出（I/O）声明和模块描述。示例代码如下：

module blockX (out, in);
output out; 
input [3:0] in; 
/* module description here */ 
endmodule  

1.1 模块集成示例

以两个输入的与门和 blockX 模块集成为例，新的模块 blockY 的代码如下：

module blockY (out1, out2, a, b, c); 
output out1, out2; 
input [3:0] a; 
input b, c; 
andgate   i1   (.out(out2),  
.in1(b),  
.in2(c)); 
blockX     i2    (.out(out1), 
.in[0](a[0]), 
.in[1](a[1]), 
.in[2](a[2]), 
.in[3](a[3]));