【RISC-V设计-09】- RISC-V处理器设计K0A之CIC

【RISC-V设计-09】- RISC-V处理器设计K0A之CIC

1.简介

核内中断控制器（Core Interrupt Controller，简称CIC）是管理和仲裁中断的模块，能够根据预设的优先级规则，逐一上报中断请求的序号。本模块具有如下几点功能：

1. 根据全局中断使能，控制中断序号的上报；
2. 根据独立中断使能，控制对应的中断请求；
3. 记录中断状态，根据中断状态向指令译码单元发出中断请求；
4. 根据指令译码单元发出中断应答，清除中断请求；
5. 通过软件、硬件结合的方式，支持晚到中断、咬尾中断；

2.顶层设计

3.端口说明

<

序号	端口	位宽	方向	说明
1	core_clk	1	input	内核时钟
2	core_rstn	1	input	内核复位信号，低有效
3	irq_lines	16	input	外部中断信号，高电平/脉冲触发
4	csr2cic_gie	1	input	全局中断使能
5	csr2cic_mie	16	input	独立控制的中断使能
6	csr2cic_mip	16	input	中断请求等待
7	cic2csr_irq	16	output	外部中断信号，高电平/脉冲触发
8	cic2csr_mcause	5