[实战] 用1 PPS 驯服本地恒温晶振（OCXO/TCXO）

最新推荐文章于 2025-07-30 17:11:37 发布

极客不孤独

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文章标签： fpga开发嵌入式硬件

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1 PPS 驯服本地恒温晶振（OCXO/TCXO）

“让任何工程师都能在一周内做出自己的 GPSDO”

文章目录

1 PPS 驯服本地恒温晶振（OCXO/TCXO）

前言

“把 1 PPS 的长期准确度与 OCXO 的短期稳定度合二为一，是射频实验室里最划算的高稳时钟方案。”

GPS／北斗等卫星接收机输出的 1 PPS（1 Pulse-Per-Second） 长期频率准确度可达
$\sigma_y(\tau=1\ \mathrm{day}) \approx 1 \times 10^{-12}\ ,$
但短期抖动较大（ $\sigma_x \approx 20\ \mathrm{ns}\ rms$ ）。
本地 OCXO（恒温晶振） 的短期 Allan 方差优良：
$\sigma_y(\tau=1\ \mathrm{s}) \approx 2 \times 10^{-12}\ ,$
却存在缓慢漂移（ $\approx 2 \times 10^{-10}/\mathrm{day}$ ）。

“驯服”就是用 数字锁相环（DPLL） 把两者的优点无缝融合：

用 1 PPS 的长期准确度 持续校准 OCXO；
用 OCXO 的短期稳定度 平滑 1 PPS 的抖动。

本文给出一条 从天线到 10 MHz 超低噪声时钟 的完整信号链，所有器件均在淘宝/立创可购，硬件成本 < 500 元。读完即可动手。

1 系统总体框图

信号说明

信号	电平	抖动	备注
1 PPS	3.3 V TTL	±20 ns rms	来自 GNSS
50 MHz	HCMOS	<1 ps rms/1 kHz	OCXO 原始
1 Hz	3.3 V	与 50 MHz 相干	FPGA 分频
Vc	0–5 V	16 bit 分辨率	控制电压

2 硬件清单与连接

功能	推荐型号	关键参数	单价 (￥)
GNSS 接收机	u-blox NEO-M8T	1 PPS ±20 ns	65
OCXO	JKOC36C-50 MHz-3.3 V	压控 0–5 V，Kv ≈ 0.3 Hz/V	180
FPGA	Intel EP4CE6E22C8N	200 MHz TDC	45
DAC	AD5761R	16 bit，0–5 V，LSB = 76 μV	35
运放	OPA277	3 nV/√Hz	10
LDO	LT3042	0.8 μV rms	25

关键连线

1 PPS → FPGA IO（LVTTL，3.3 V）。
50 MHz → FPGA CLK0 → PLL 内部倍频 200 MHz 作为 TDC 计数时钟。
DAC SPI → FPGA GPIO（SCLK/SDI/CS）。
DAC OUT → OPA277 ×1 → OCXO VC。

3 时间间隔测量（TDC）原理

FPGA 内部 抽头延迟线（Tapped Delay Line） 实现 <200 ps 分辨率：(伪代码)

reg [127:0] delay_line /* synthesis keep */;
always @(posedge clk200) delay_line <= {delay_line[126:0], 1pps};

reg [6:0] tdc_cnt;
always @(negedge clk1hz_local) begin
    integer i;
    tdc_cnt <= 7'd0;
    for (i = 0; i < 128; i = i + 1)
        if (delay_line[i]) begin
            tdc_cnt <= i[6:0];
            break;
        end
end

测得时差
$\Delta t = \left(\mathtt{tdc\_cnt} \times 200\ \mathrm{ps}\right) - 0.5\ \mathrm{s}\ .$

4 数字锁相环算法

4.1 算法总览

采用 二阶锁相环 + 卡尔曼滤波 两级架构：

卡尔曼滤波器：平滑 1 PPS 抖动，输出最优时差 $\hat{\Delta t}$ 。
二阶 PLL：根据 $\hat{\Delta t}$ 计算频率误差，积分得到控制电压 $V_c$ 。

4.2 卡尔曼滤波器模型

状态向量
$\mathbf{x}_k = \begin{bmatrix} \Delta t_k \\[4pt] \Delta f_k \end{bmatrix}, \quad \text{其中 }\Delta f_k = f_\text{OCXO} - f_\text{GPS}.$

状态方程
$\mathbf{x}_{k+1} = \mathbf{F}\mathbf{x}_k + \mathbf{w}_k,\quad \mathbf{F} = \begin{bmatrix} 1 & T \\[4pt] 0 & 1 \end{bmatrix},\ T=1\ \mathrm{s}.$

观测方程
$z_k = \mathbf{H}\mathbf{x}_k + v_k,\quad \mathbf{H} = \begin{bmatrix} 1 & 0 \end{bmatrix}.$

过程噪声协方差
$\mathbf{Q} = \begin{bmatrix} \sigma_t^2 & 0 \\[4pt] 0 & \sigma_f^2 \end{bmatrix}, \quad \sigma_t^2,\ \sigma_f^2\text{由 Allan 方差提取}.$

卡尔曼迭代
$\begin{aligned} \hat{\mathbf{x}}_{k|k-1} &= \mathbf{F}\hat{\mathbf{x}}_{k-1|k-1}, \\ \mathbf{P}_{k|k-1} &= \mathbf{F}\mathbf{P}_{k-1|k-1}\mathbf{F}^\mathsf{T} + \mathbf{Q}, \\ \mathbf{K}_k &= \mathbf{P}_{k|k-1}\mathbf{H}^\mathsf{T} \left(\mathbf{H}\mathbf{P}_{k|k-1}\mathbf{H}^\mathsf{T} + \sigma_v^2\right)^{-1}, \\ \hat{\mathbf{x}}_{k|k} &= \hat{\mathbf{x}}_{k|k-1} + \mathbf{K}_k(z_k - \mathbf{H}\hat{\mathbf{x}}_{k|k-1}), \\ \mathbf{P}_{k|k} &= (\mathbf{I} - \mathbf{K}_k\mathbf{H})\mathbf{P}_{k|k-1}. \end{aligned}$

FPGA 实现：

提前离线计算稳态增益 $\mathbf{K}_\infty$ 并量化成 16 bit 定点；
运行时仅需 2 次乘法 + 2 次加法。

4.3 二阶 PLL 控制器

定义
$e_k = \hat{\Delta t}_k,\quad \omega_0 = 2\pi \cdot 0.05\ \mathrm{Hz},\quad \zeta = \frac{1}{\sqrt{2}}.$

离散化 PI 系数
$K_p = \omega_0^2,\quad K_i = 2\zeta\omega_0 T,\quad T = 1\ \mathrm{s}.$

控制电压
$V_c(k) = V_c(k-1) + K_p\bigl[e(k) - e(k-1)\bigr] + K_i\,e(k).$

为防止 DAC 溢出，限幅
$V_c \in [0.5\ \mathrm{V},\ 4.5\ \mathrm{V}].$

5 实时运行步骤

阶段	时间	动作	判据
预热	0–10 min	不给 OCXO 加 $V_c$ ，自由运行	频率漂移 < 5×10??
粗调	10–20 min	纯 PI 控制，带宽 0.5 Hz	$
精调	20 min–∞	切入卡尔曼 + 二阶 PLL，带宽 0.05 Hz	相位误差 < ±10 ns

FPGA 主循环（SystemVerilog 伪代码）

always_ff @(posedge clk1hz_local) begin
    delta_t_raw <= tdc_cnt * 200ps;
    delta_t_kf  <= kalman_fixed(delta_t_raw);
    vc          <= pll(delta_t_kf);
    dac_spi     <= vc;
end

6 调参 & 常见问题

现象	根因	解决
锁定后 ±100 ns 慢漂	卡尔曼观测噪声 $R$ 过大	减小 $R$ 或用自适应 $R (k)$
抖动 20 ns → 5 ns 无改善	TDC 量化步过大	提高计数时钟至 400 MHz
失锁	OCXO 调频范围 <±2 ppm	预热更久或双 DAC 扩展范围
相位噪声恶化	DAC 噪声耦合	DAC 后加 RC 低通 + 缓冲运放