FPGA学习日记（2） mux2_1 多路选择器

finiteyhy

已于 2022-07-26 20:50:47 修改

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分类专栏： FPGA 文章标签：学习

于 2022-07-26 20:45:13 首次发布

本文链接：https://blog.youkuaiyun.com/jsomin/article/details/126002282

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该博客介绍了使用Verilog语言实现2:1数据选择器（MUX）的过程。通过case语句，当选择信号sel为高电平时，输出in1，为低电平时输出in2。同时，提供了测试平台tb_mux2_1，用于随机改变输入和选择信号，验证模块的正确性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

当位选信号sel为高电平，输出in1，低电平输出in2

module mux2_1

module mux2_1
(
    input wire in1,
    input wire in2,
    input wire sel,
    output wire out
);

case(sel):
    1'b1: out <= in1;
    1'b0: out <= in2;
    default: out<=in1;
endcase


endmodule

module tb_mux2_1

module mux2_1();

wire in1;
wire in2;
wire sel;
wire out;

initial
    begin 
        in1 <=1'b0;
        in2 <=1'b0;
        sel <=1'b0;
    end
always #10 in1 <= {$random}%2;
always #10 in2 <= {$random}%2;
always #10 sel <= {$random}%2;



mux2_1 mux2_1_inst
(
    .in1(in1),
    .in2(in2),
    .sel(sel),
    .out(out)
)

endmodule