FPGA学习日记（9-1） 分频器——偶分频

 

module divider_six
(
    input wire sys_clk,
    input wire sys_rst_n,
    
    output reg clk_out
);
reg [1:0] cnt;

always@(posedge sys_clk or negedge sys_rst_n)//使用异步复位
    if(sys_rst_n == 1'b0)
        cnt <= 2'd0;
    else if(cnt == 2'd2)
        cnt <= 2'd0;
    else 
        cnt <= cnt + 2'd1;
 //输出信号       
always@(posedge sys_clk or negedge sys_rst_n)//使用异步复位
    if(sys_rst_n == 1'b0)
        clk_out <= 1'b0;
    else if (cnt == 2'd2)
        clk_out <= ~clk_out;
    else 
        clk_out <= clk_out;
endmodule

`timescale 1ns/1ns
module tb_divider_six();

reg  sys_clk;
reg  sys_rst_n;

wire  clk_out;

initial 
    be