二、12【FPGA】分频器 —— 奇偶分频

前言

学习说明此文档为本人的学习笔记，注重实践，关于理论部分会给出相应的学习链接。

学习视频：是根据野火FPGA视频教程——第十四讲
https://www.bilibili.com/video/BV1nQ4y1Z7zN?p=3

理论学习

时钟是数字电路中的基本单元，通常一个板子上只有一个经侦，即只有一种频率的时钟。因此在用到不同时钟时就需要进行分频（时钟频率更慢），倍频（时钟频率更快）。

有两种方式可以选择：一种时锁相环（PLL）；另一种时自己动手Verilog代码描述

在Verilog代码描述形成的分频电路，即分频器。所谓“分频”，就是把输入信号的频率变成倍数地低于输入频率的输出信号。分频可以通过计数器来实现，如十进制计数器就是十分频。

实战演练一 偶分频

一、设计规划

1.1 实验目标

设计对系统时钟进行6分频

1.2 硬件资源

这里使用的是野火升腾mini开发板 A7 35T，拓展IO口K21进行时钟输出。

二、程序设计

2.1 模块框图及波形图  

以上虽然产生了占空比50%的6分频的时钟，但是在高速电路中会有问题：

在 FPGA 中凡是时钟信号都要连接到全局时钟网络上，全局时钟网络也称为全局时钟树，是 FPGA 厂商专为时钟路径而特殊设计的，它能够使时钟信号到达每个寄存器的时间都尽可能相同，以保证更低的时钟偏斜（Skew）和抖动（Jitter）。而我们用这种分频的方式产生的 clk_out 信号并没有连接到全局时钟网络上，但 sys_clk 则是由外部晶振直接通过管脚连接到了 FPGA 的专用时钟管脚上，自然就会连接到全局时钟网络上，所以在 sys_clk 时钟工作下的信号要比在 clk_out 时钟工作下的信号更容易在高速系统中保持稳定。

为解决以上问题：标志位1/6占空比的6分频器

这里使用flge标志信号，用于标记6分频的clk_flge标志信号，每两个clk_flge脉冲之间的频率就是对sys_clk时钟信号的6分频，相应的技术器也应增加。 

2.2 代码编写 

    //50%占空比分频方式