牛客VL25输入序列连续的序列检测

最新推荐文章于 2025-06-16 22:00:00 发布

焦糖海盐甜甜圈

最新推荐文章于 2025-06-16 22:00:00 发布

阅读量152

点赞数 1

分类专栏： Verilog HDL 文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/jishubee/article/details/131065586

版权

Verilog HDL 专栏收录该内容

2 篇文章

订阅专栏

文章描述了一个使用Verilog编写的有限状态机（FSM）模块，该模块包含了同步时序逻辑的状态转移，以及摩尔型输出的处理。状态机由8个状态组成，IDLE作为初始状态，状态转移基于输入信号a的变化。此外，还提供了一个测试激励模块进行行为级仿真，模拟了不同输入序列对状态机的影响。序列缓存对比法被提及作为一种简单的实现序列检测的方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

画状态转移图

有限状态机三段式

`timescale 1ns / 1ps
module top(
	input clk,
	input rst_n,
	input a,
	output reg match
	);
	
	reg [3:0]state,next_state;

	parameter IDLE=4'd0;
	parameter S1=4'd1;
	parameter S2=4'd2;
	parameter S3=4'd3;
	parameter S4=4'd4;
	parameter S5=4'd5;
	parameter S6=4'd6;
	parameter S7=4'd7;
	parameter S8=4'd8;
	//第一段同步时序逻辑描述状态转移（固定写法）
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)
		state<=IDLE;
		else 
		state<=next_state;
	end
    //第二段组合逻辑描述状态转移条件
	always@(*)begin
	
	case(state)
	IDLE:next_state=a?IDLE:S1;
	S1:	 next_state=a?S2:S1;
    S2:	 next_state=a?S3:S1;
	S3:  next_state=a?S4:S1;
	S4:  next_state=a?IDLE:S5;
    S5:  next_state=a?S2:S6;
    S6:  next_state=a?S2:S7;
	S7:  next_state=a?S8:S1;
    S8:  next_state=a?IDLE:S1;
   
	endcase
	end
	//第三段时序逻辑描述输出，摩尔型输出只与当前状态有关，米利型输出与当前状态和输入有关
	always@(posedge clk or posedge rst_n)begin
	if(!rst_n)
    match<=1'd0;
	else if(state==S8)
	match<=1'd1;
	else
	match<=1'd0;
    end
endmodule

`timescale 1ns / 1ps
`define CLK_PERIOD 20
module top_test();

	reg clk,rst_n;
	reg a;
	wire match;
	//时钟
	initial clk=0;
	always#(`CLK_PERIOD/2) clk=~clk;

    //输入和复位信号赋初值
initial begin
    
    rst_n     = 1;
    a   = 1;
    
    #(`CLK_PERIOD)  rst_n = 0;
    #(`CLK_PERIOD)  rst_n = 1;
    #1;
    #(`CLK_PERIOD)  a=0;
    #(`CLK_PERIOD)  a=1;
    #(`CLK_PERIOD)  a=1;
    #(`CLK_PERIOD)  a=1;
    #(`CLK_PERIOD)  a=0;
    #(`CLK_PERIOD)  a=0;
    #(`CLK_PERIOD)  a=0;
    #(`CLK_PERIOD)  a=1;

end

top top_int(
	.clk(clk),
	.rst_n(rst_n),

	.a(a),
	.match(match)
);

endmodule

行为级仿真