23、存储电路待机功耗降低技术解析

存储电路待机功耗降低技术解析

1. 引言

在基于处理器的片上系统中，存储器常常限制系统速度，并且是功耗的主要来源。随着深亚微米技术的不断发展，静态功耗在总功耗中的占比日益增加，主要原因是晶体管阈值电压的降低。

此前有针对低功耗 SRAM 和 ROM 存储器的研究，但在静态漏电方面存在不足。对于 6 晶体管 SRAM 单元，为了保存信息，需要始终提供足够的电源电压。

负体偏置可提高 NMOS 晶体管的阈值电压，从而降低主要的泄漏分量——截止晶体管的亚阈值电流。正源 - 体偏置也有相同效果，可应用于无独立阱的器件，但会降低可用电压摆幅并降低 SRAM 单元的噪声容限，同时还会导致速度下降。

本文提出一种基于源 - 体偏置方法的亚阈值泄漏降低方案，通过局部切换来限制通常伴随的速度和噪声容限下降，同时将偏置限制在能保证存储数据有足够噪声容限的值。该方法以 SRAM 为例，但也适用于任何包含存储电路的模块。

2. 泄漏降低

在深亚微米工艺中，随着尺寸缩小，静态泄漏主要由关闭的 MOS 晶体管的亚阈值电流主导。在纳米级工艺中，隧穿栅电流泄漏变得重要，但在 100nm 以上工艺中可忽略。

由于 NMOS 的亚阈值泄漏远高于 PMOS，因此这里仅对 NMOS 晶体管进行泄漏降低，必要时也可应用于两者。通常，漏电的 NMOS 在标准数字工艺中没有独立阱。

为了在 6 晶体管 SRAM 单元中实现源 - 体偏置，交叉耦合反相器 NMOS 的公共源极（图 1 中的 SN）不与体相连。每个单元或一组单元可设置体拾取点，并连接到 VSS 地。