2、低功耗VLSI电路的功耗优化技术解析

低功耗VLSI电路的功耗优化技术解析

1. CMOS电路的功耗组成

CMOS电路的总功耗由动态功耗、短路功耗和泄漏功耗三部分组成，即：
$P_{Total} = P_{Dynamic} + P_{Short} + P_{Leakage}$

1.1 动态功耗

动态功耗是由电路驱动负载电容的充放电产生的，也称为有源功耗。动态功耗的计算公式为：
$P_{Dynamic} = \alpha * C_{Load} * V_{DD}^2 * f * N_{SW}$
其中：
- $\alpha$：开关活动因子
- $C_{Load}$：负载电容
- $V_{DD}$：电源电压
- $f$：时钟频率
- $N_{SW}$：开关位数

优化动态功耗最常用的方法是电源电压缩放，因为动态功耗与电源电压 $V_{DD}$ 的平方成正比，降低电源电压通常能显著节省功耗。但这种方法的主要缺点是会影响电路的速度，因此需要设计和技术解决方案来提高因低电压而降低的电路性能。

1.2 泄漏/静态功耗

静态功耗是指不受电路活动影响的那部分功耗，晶体管在截止状态下由于反向偏置电流产生的功耗就是泄漏功耗。在深亚微米工艺中，泄漏功耗是需要重点关注的问题，因为它与器件尺寸呈指数关系。泄漏功耗的产生原因包括：
| 符号 | 原因 |
| ---- | ---- |
| $I_1$ | 穿通 |
| $I_2$ | 弱反型（亚阈值沟道泄漏） |
| $I_3$ | 窄宽度效应 |
| $I_4$ | 栅诱导漏极泄漏（GIDL）