1、高速逻辑系列分析

高速逻辑系列分析

1. 引言

随着移动设备数量的不断增加，低功耗设计越来越受到关注。传统上，这个问题通过纯低功耗技术来解决，但现代系统不仅需要长电池续航，还需要高性能，这种传统方法已不再可行。当前正在探索的一种解决方案是，先为系统的峰值性能进行设计（即优化速度），然后调整其工作条件以降低功耗。在这种情况下，确定能够实现峰值性能的设计风格，而非低功耗设计风格，就显得尤为重要。

目前，有两种设计系列已成为高速设计的事实标准：时钟延迟多米诺逻辑和自复位多米诺逻辑。不过，文献中也出现了一些新的设计方案，声称能对这些数字系列进行改进。本文将当前的高速逻辑标准系列与最近提出的几种有前景的逻辑系列进行比较，包括动态电流模式逻辑（DyCML）、门扩散输入逻辑（GDI）和竞赛逻辑架构（RALA）。我们将介绍这些逻辑系列的基本原理，并基于在0.13um TSMC CMOS工艺中设计的8位阵列乘法器，对它们进行比较分析。

2. 当前高速参考逻辑系列

动态逻辑是所有当前高速逻辑系列的基础概念。在过去十年中，文献中提出了多种基本动态门的变体，以克服原始方法的各种问题。其中，时钟延迟多米诺逻辑和自复位多米诺逻辑已成为高速设计的事实标准，后者可视为前者的一种变体。
- 时钟延迟（CD）多米诺逻辑 ：这是一种单端、自定时逻辑风格，消除了标准动态多米诺逻辑对单调信号的基本要求。它与逻辑并行传播时钟网络，为每个逻辑级提供专用时钟。由于有专用时钟，CD多米诺逻辑无需差分对或交叉耦合锁存器，就能提供反相和非反相功能。输出反相器不再是必需的，因为时钟在评估完成时到达。延迟时钟可以在时钟网络内生成，也可以由每个门对接收的时钟进行延迟并提供给下一个门。C