FPGA错误分析：“Error:Ordered port connections cannot be mixed with named port connections”

原创 已于 2025-02-10 10:10:06 修改 · 952 阅读 · 1 ·
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#fpga开发

于 2025-02-10 09:48:10 首次发布

在使用VIVADO进行FPGA例化模块时提示错误“错误:，Error:Ordered port connections cannot be mixed with named port connections，（有序端口连接不能与命名端口连接混合），具体如下图：

简单看了一下好像格式啥的都正确，实则是由于在例化时不合规。

原因： 最后一行多了一个逗号！！！

Vivado 常见报错
qq_43416206的博客
03-26 3996
该问题的解决办法：set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets u5_adc_module/adc1_in_clk_in]当一些文件的路径改变后，原来文件路径因为找不到文件的就会报红，新的文件不会自动替换原来的文件，这一点一定要注意，一定要手动删除。把约束文件.xdc内关于DEGUG core的信息全部删除后保存，再运行软件，弹出的界面话询问是save,还是load.这种情况说明抓数据的文件和当前开发板中的文件是不对应的，应该重新烧写程序。
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错误:有序端口连接不能与命名端口连接混合“Error:Ordered port connections cannot be mixed with named port connections”
my_daling的博客
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在使用VIVADO进行FPGA例化模块时提示错误“错误:有序端口连接不能与命名端口连接混合”，Error:Ordered port connections cannot be mixed with named port connections，如下图：这是由于例化格式不合规导致，一般是两种情况：1.最后一行多了一个逗号。2.前面漏写了句号。将上述错误更正即可消除该报错。...
Verilog代码常见错误及改正
weixin_41543509的博客
08-28 3651
2021.8.28 错误原因：不能索引到i2c_data_r的非数组类型的线。 由于我在输入的时候没有定义i2c_data_r的位宽！ ​​​​​​​ 改正： ​​​​​​​ ...
Error:ordered port connections cannot be mixed with named port connections
weixin_42454243的博客
03-31 1230
错误事例 vpu_fp_compare vpu_fp_compare_inst0( .o_Result(Rst_cmpare0), .i_Src1(data0_0), .i_Src2(data1_0), .select_max_min(SubType[0]), ); 修改方法 在.select_max_min(SubType[0]),后删掉‘，’ 总结 出现这种情况，检查例化模块括号内是否少/多了‘,’和‘.’ ...
vivado错误处理：ordered port connections cannot be mixed with named port connections
kid_a1412的博客
12-06 1万+
vivado错误处理：ordered port connections cannot be mixed with named port connections 错误示例 register_file rg(.rd1(srcA),.rd2(srcB), .clk(clk),.re3(regwrite), ra1(instr[25:21]),.ra2(instr[20:16]),.ra3(res)); 修改方法：在.re3(regwrite),后加‘.’ 检查括号内是否少/多了‘,’和‘.’ ...
Error in roc.default(x, predictor, plot = TRUE, ...) : Predictor must be numeric or ordered.
m0_56031547的博客
04-28 1233
Error in roc.default(x, predictor, plot = TRUE, ...) : Predictor must be numeric or ordered.
高效检索 LevelDB：内存管理与缓存加速的最佳实践
曾经“等你生日那天”都遥远得像未来，如今却可欢愉的挥手说“下个十年见”
11-04 10万+
学习LevelDB架构的检索技术：LevelDB的检索和存储设计提供了许多启发和优化方向，这些思想和技术可以在构建其他检索系统时考虑和借鉴，以提高性能、效率和可伸缩性。
Flink Window TOPN: The window can only be ordered in ASCENDING mode.
yanglun1的专栏
04-22 4164
Exception in thread "main" org.apache.flink.table.api.TableException: The window can only be ordered in ASCENDING mode
VIVADO 报错ordered port connections cannot be mixed with named port connections
Tonystock_never的博客
10-20 973
vivado 报错提示
[原创][Synth 8-2543] port connections cannot be mixed ordered and named ["*_Top.v":1151]
weixin_30518397的博客
09-16 804
Vivado综合错误： [Synth 8-2543] port connections cannot be mixed ordered and named ["*_Top.v":1151] 出现问题： .s_data (s_data ), ); 　　 解决： ....
ERROR: port connections cannot be mixed ordered and named
qq_53148697的博客
06-05 824
1.实例化模块时，变量中有一个少加了一个逗号。2.串用时少加了点，如下，567前面少点。
【采坑专栏】【错误记录】起系统
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Verilog语法检查能力差 变量声明必须在处理之前，否则，vivado不报错，直接把process reg a部分优化掉，所以建议所以变量都声明在文件顶部， always @(...) begin process reg a end reg a; axi stream data fifo 如果你不在block design中使用这个IP，那么GUI中设置的DATA宽度不会适配到生成的ver...
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01-17 1107
Port connections cannot be mixed ordered and named：模块后面多加了逗号。
错误记录 - [Synth 8-2543] port connections cannot be mixed ordered and named
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错误记录 - [Synth 8-2543] port connections cannot be mixed ordered and named 错误原因：最后一个端口括号后还有逗号（，）。 ModuleTest ModuleTest_Test ( .Port1 (Port1), .Port2 (Port2), .Port3 (Port3), ); Port3...
ISE verilog 错误及解决记录（不定期更新）
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初学verilog，故常常有各种ERROR和WARNING。记录一下平时自己遇到的问题，希望有用。。。 REEOR1： Port connections cannot be mixed ordered and named 原因：module和endmodule没有匹配。（有时候网上复制下来的代码常常会出现这样的问题） REEOR2： //待写 //待写 原因：
ERROR:HDLCompiler:718 - "C:/Users/lenovo/Desktop/time_sync/prj/time_sync/../../rtl/data_filter.v" Line 114: Port connections cannot be mixed ordered and named
最新发布
07-26
在使用Vivado进行FPGA设计时，遇到的错误信息“ERROR HDLCompiler 718: Port connections cannot be mixed ordered and named”表明在模块实例化过程中，端口连接方式存在混合使用的情况，即同时使用了位置关联（ordered port connections）和名称关联（named port connections）的方式，这是HDL语言规范所不允许的[^2]。 ### 错误原因 Verilog HDL中模块实例化时，端口连接有两种合法的方式： 1. **位置关联**：按照模块定义中的端口顺序，依次提供信号名称或值。 2. **名称关联**：通过指定端口名并赋值的方式进行连接。 如果在同一模块实例化语句中，一部分端口使用了位置关联，另一部分使用了名称关联，则会触发此错误。例如，以下代码片段将导致该错误： ```verilog vpu_fp_compare vpu_fp_compare_inst0( .o_Result(Rst_cmpare0), i_Src1, .i_Src2(data1_0), select_max_min ); ``` 在这个例子中，`i_Src1` 和 `select_max_min` 是位置关联，而 `.o_Result(Rst_cmpare0)` 和 `.i_Src2(data1_0)` 是名称关联，因此产生了混合使用的情况[^2]。 ### 解决方法 #### 方法一：统一使用名称关联 推荐做法是全部使用名称关联，这样可以提高代码的可读性和可维护性。确保每个端口都以 `.端口名(信号名)` 的形式连接： ```verilog vpu_fp_compare vpu_fp_compare_inst0( .o_Result(Rst_cmpare0), .i_Src1(data0_0), .i_Src2(data1_0), .select_max_min(SubType[0]) ); ``` #### 方法二：统一使用位置关联 如果不希望使用名称关联，也可以统一使用位置关联的方式，但必须严格按照模块声明中的端口顺序来连接信号： ```verilog vpu_fp_compare vpu_fp_compare_inst0( Rst_cmpare0, data0_0, data1_0, SubType[0] ); ``` 注意，这种方式对端口顺序非常敏感，若模块端口顺序发生变化，可能导致错误或功能异常。 ### 最佳实践建议 - 在模块实例化时优先使用**名称关联**，尤其是在模块端口较多或端口顺序容易变化的情况下。 - 使用名称关联可以提高代码的可读性，并有助于避免因端口顺序错误而导致的功能问题。 - 在Vivado等现代综合工具中，名称关联也已被广泛支持，且能更好地与高层次综合工具兼容。 ---
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