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RSS订阅原创 边沿检测电路漏检原因分析
对应的电路结构如下该结构的边沿检测模块，仅使用到1个寄存器，其边沿输出通过信号 signal 与前一时刻的 signal 做逻辑运算得到，正因此，其一旦signal信号发生变动，其边沿信号也会随之改变，其优点是边沿信号响应迅速，而缺点是边沿信号高电平时间小于一个 clk 周期，因此容易出现漏检。尤其是当信号和时钟边沿很接近时，会出现高电平的时间非常短，从而出现误判。
2024-12-30 12:04:40
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原创 MathType使用问题汇总
论文中可以使用MathType 或word 自带公式编辑器，目前IEEE 文章要求也支持word 的自带公式编辑器，看起来舒服一点。MathType 打出的公式看着有点奇怪。
2024-07-08 16:49:19
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原创 VIVADO 报错：jtag node is not accessible 和 End of startup status: LOW
jtag node is not accessible 无法下载程序
2024-06-12 16:38:04
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原创 FPGA 时序相关基础知识整理
这个数据需要保持稳定的时间长度，称为 D 触发器的保持时间（Th），而保持时间余量，说的正是 D 端的数据在时钟上升沿之后继续保持稳定的时间长度和 D 触发器的保持时间参数的差值。D 端过程中经过的各种连线和组合逻辑功能，也都是需要耗费时间的，这些时间在分析时统称为组合逻辑延迟，标记为 Tdata。2、看时钟传输路径，从外部 pin到寄存器 1（REG1）的时间被标记为了 Tclk1，同样的，从外部 pin 到寄存器 2（REG2）的时间被标记为了 Tclk2，这两个时间都是真实存在的，且并不一定相等。
2023-08-22 16:11:36
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原创 SDK编译函数出错：“undefined reference to ‘cos/sin‘
SDK编译函数出错："undefined reference to 'cos/sin'
2023-08-14 16:32:52
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原创 IP被锁定的原因以及处理方法[IP definition not found]
IP被锁定的原因以及处理方法[IP definition not found]
2023-08-08 20:23:47
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原创 VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法
VIVADO 中文件名更改或某文件暂未调用而导致搜索不到该模块时的解决方法
2023-07-09 15:45:28
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空空如也
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