正在努力的ICer的博客

这篇文章主要讲一下芯片设计中测试环节以及相关的概念。芯片设计中的测试分为以下几类：1）验证：在芯片量产之前，验证设计是否正确和符合规范。在验证时，主要进行功能测试和电气特性测试。功能测试是测试输入激励与响应的一致性，电气测试分为直流和交流特性测试两种。而直流测试主要是对短路、开路、最大电流、漏电流、输出驱动电流和开启电平的测试。交流特性主要是对传输延时、建立和保持时间、速度、访问时间等特性的测

这篇文章主要讲一下RTL设计中多时钟域的处理，之前在异步FIFO设计中已经讲到这个问题，这篇更全面详细的介绍一下多时钟域的处理。多时钟域之所以难以处理，是因为在两个时钟域之间传递信号时，不可避免地会出现建立时间/保持时间违例的问题。寄存器会锁存错误的数据，引起功能错误。现考虑在两个时钟域间传递1位信号的情况。如下图是多时钟域传递一位信号的示例：在这个例子中，aclk与bclk是

这篇文章主要介绍一下低功耗设计中常用的技术。由上篇文章可知，设计中的功耗可以分为下表给出了翻转功耗在一些示例电路中所占的比例。 在不同电路中，各类功耗所占的比例是不同的，因此进行低功耗设计的重点是不同的。在运算电路中，开关功耗占绝大部分，因此，此类电路的低功耗设计要致力于减小开关功耗；对于DRAM存储器，泄漏功耗占大部分，因此要将重点放在减小泄漏功耗上面。针对不同的功耗类型，具有不同的

数字IC系统逻辑设计这部分主要介绍两个方面，一个是RTL的设计基础；另一方面是verilog基本语法。这一篇文章主要介绍一下RTL的设计基础。RTL设计都是采用同步电路设计方式，了解同步电路的设计要求是RTL设计的第一步。下图是一个同步电路的示例：其中，组合逻辑实现设计所需要的功能，寄存器用于暂存数据用时钟控制。只有当时钟进行有效跳变时，才将新的数据所存起来，否则数据保持原值。时钟

低功耗设计在现在的IC系统中非常重要，正如Intel所称：功耗问题是决定摩尔定理能否适用的唯一因素。在CMOS电路中，功耗可以分为动态功耗和静态功耗。静态功耗是电路不工作时消耗的功耗；动态功耗是当电路活动时消耗的功耗。一般而言，在0.13um以上的设计中，动态功耗占主要部分；但在纳米尺度（90nm和65nm）的设计中，泄漏电流成为影响功耗的关键因素。低功耗的设计贯穿了IC设计的整个流程。在

下图给出等价性验证的基本概念。 等价性验证用于验证A与B是否等价，这里的B是由A转换得到的。这里的A与B可以是RTL代码，也可以是门级网表。在进行等价性验证时，A是参考，B称为实现。可以用形式验证来检查综合结果是否正确（将RTL级的设计与门级网表比较）、插扫描链前后的网表是否一致、布局前后网表是否一致、插时钟树前后的网表是否一致、布线前后的网表是否一致。如下图所示。 通常在综合后、

静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。它不需要激励向量，可以报出芯片中所有的时序违例，并且速度很快。    通过静态时序分析，可以检查设计中的关键路径分布；检查电路中的路径延时是否会导致setup

这片文章对系统设计的具体步骤及相关知识进行介绍，主要分为四部分：算法设计、IC系统架构设计、基于systemC的IC系统设计、系统设计工具SPW简介。（一）算法设计系统设计的第一步是给出清晰的系统规范，该规范写明了系统的功能、性能、费用、开发时间等。接下来创建一个系统行为模型，并且可以用来初步验证设计的性能。再下来，对行为模型进行细化，即进行算法设计。算法设计大致分为三步：1）给出浮点

实际上，验证属于设计的范畴，并且贯穿IC系统设计的每个阶段。在系统设计阶段：采用仿真方法进行性能分析和协议分析。在电路/逻辑设计阶段：采用软硬件协同验证：用仿真和FOGA验证功能；用静态时序分析工具进行时序验证；用形式验证检查综合过程及ECO提取是否正确。在物理设计阶段，采用物理验证LVS、DRC等；用静态时序工具验证最终的时序；用形式验证检查布局布线及ECO是否正确。常用的验证主要分为以下几

IC设计有两个发展趋势：宏观上向系统级演化，即所谓的片上系统；微观上，进入纳米尺度的设计范畴。片上系统是采用基于IP的开发方式，所面临的问题：1、如何进行设计复用；2、如何验证别人的IP；3、如何将IP集成在一起，并使其协调工作；4、如何进行系统验证；5、如何进行软硬件协同设计和验证深亚微米设计中，比较棘手的问题有：1、连线延时的估计；2、串扰的分析与处理；

这篇文章讲一下基于JTAG的可测性设计。JTAG也称作边界扫描，最初是由欧洲的一些测试工程师提出的标准，该种测试技术指的是在芯片的边界上加上串行移位寄存器，以实现对芯片的测试，这种技术称为边界扫描。下图是边界扫描寄存器的原理，边界扫描单元组成扫描链将被测试设计包围了起来。 采用边界扫描技术进行测试的时候，需要进行如下的操作：1）将测试向量载入到边界扫描单元，此操作应该串行完成

这篇文章主要讲一下基于扫描路径的可测性设计。对于一个组合逻辑的电路，电路中的故障可以通过输入端口施加向量进行激励。而对于一个复杂、端口有限的时序电路，只能采用基于扫描路径的可测性设计方法来实现对电路的可控制性和可观测性。在该方法中首先需要将非扫描单元如寄存器用扫描单元取代，如下图所示： 这种结构非常简单，但却非常巧妙。当电路中的寄存器用扫描寄存器取代以后，在扫描模式下，电路中的时序路径

按照本章给出的设计指南进行编码，可使HDL代码具有良好的可读性、可修改性，并且利于DFT、仿真和综合。（一）命名规则在开始进行RTL设计前， 要统一命名规则， 最好以文档的形式给出。使用一致的命名规则有利于理解。下面给出一些命名规则：1）在对模块、寄存器、wire进行命名时，要使用有意义的名称，例如，对于一个数据宽度为100位的乘法器， 可命名为mult-100x100。2） 寄存