正在努力的ICer的博客

第一章的的内容是关于计算机的一个概述，基本都是概念化知识，因此我在这里也是做条目性的总结。

处理有符号数时务必注意位宽。

这几天在做64*64的乘法器，综合的结果很不理想。所以就开始查关于时序与面积优化的资料，今天逛知乎的时候看到一篇文章，消化之后，特来分享。  首先看下面的表达式（=代表阻塞赋值，out1=b+c+d+e+f;out2=a+c+d+e+f;out3=a+b+d+e+f;out4=a+b+c+e+f;out5=a+b+c+d+f;如果这样编码的话，综合的时候这5个式子是

今天看到一篇英文版的DC综合教程，想着翻译一下分享给大家，于我也是深化理解的过程。1.完成设计的verilog书写。下面对其进行综合。2.在你的主页目录下创建一个.synopsys_dc.setup环境文件确定你要使用的工艺库文件的位置。示例如下：set_host_options -max_cores 4 source /home/liurr/test/scr/common_set

这篇文章主要是上篇文章的verilog代码实现，现在将代码贴上：module fifo #(parameter size_data=8, parameter size_addr=4)(input wr_inc,wr_clk,wr_rst, input rd_inc,rd_clk,rd_rst, input [size_data-1:0]wr_data, ou

分频器的设计对于微电子专业的学生来说应当是必须掌握的一基本知识点，对于偶数分频器的设计来说比较简单，那么对于奇数分频器以及小数分频器的该怎么去处理呢，本篇博文主要来谈谈奇数分频器的设计，小数分频器的设计等到下篇文再写。奇数分频器的实现可以分为两大类：占空比非50%的奇数分频器的实现 占空比为50%的奇数分频器的实现 对于占空比非50% 的奇数分频器的实现也是非常简单，对于3分频，可实现占...

上篇文章中主要讲了一下奇数分频的实现，本篇文章说明一下N+0.5分频器如何设计。本篇文章以5.5分频为例进行说明。对于N+0.5分频，没有办法实占空比为50%，因此我们实现占空比为1/(N+0.5)的分频器，即在0.5个周期实现高电平即可。先说一种设计思路：通过两个分频时钟的与操作实现。两个分频时钟的占空比均为（N+1）/(2*N+1),对于5.5分频电路来讲，其占空比为6/11，不过这两个分...

这篇博文是关于分频器最后的讲解了，主要是要实现nume/deno倍的分频。对于nume/deno倍的分频，实质上就是要在nume个输入的时钟周期里，输出deno个脉冲。因此这里需要通过简单的数学运算来保证deno个脉冲的输出。nume,deno，quot和remd满足下面的式子：nume = quot*deno + remd,从这个式子中我们可以得到quot=nume/deno,即nume和den...

最近在看《硬件架构的艺术》这本书，本篇博文也是来自书中的内容。随着工艺的进步，低功耗设计显得越来越重要了。作为一个数字前端设计师，我们就来看看如何在RTL级别减低功耗。实质上在大规模ASIC设计中，当RTL级设计完成的时候，整个系统至少80%的功耗就已经确定。后端流程没有办法修复微架构，而微架构和RTL代码风格对于动态和静态功耗有极大的影响。下面就说说在RTL级别可以从哪几个方面降低功耗。状态...