FPGA-开发注意事项

(1)代码开发

文本编辑器写源代码；用Modelsim仿真，不过Modelsim的编译器同quartus的编译器不一样；

最好modelsim编译完了，再用quartus编译，不要等开发完了，最后再用quartus编译；

(2)verilog语法

常数 默认32位的，赋值的时候可以强行指定位宽，作大小关系比较的时候就不行；看下面的例子：

reg [3:0] cnt;

cnt=0;

cnt-1的值是32'hFFFFFFFF;

cnt=cnt-1;后cnt的值为4'hF;

作大小判断时，

4'hF==(cnt-1)为假；

4'hF==(cnt-4'h1)为真；