18、多层金属互连结构中的电迁移与应力迁移

多层金属互连结构中的电迁移与应力迁移

1. 引言

过去20年，半导体行业见证了集成电路关键特征尺寸的指数级减小以及器件封装密度的相应增加。集成电路几何尺寸的缩小对互连系统功能特性的影响是众多研究的主题。在基于金属氧化物半导体（MOS）的技术中，线性缩放会导致互连电流密度线性增加；对于双极技术，互连电流密度的缩放规则遵循与缩放因子的幂律关系，幂因子接近2，具体取决于所缩放的晶体管参数。如果根据特征尺寸的指数级减小来推断2000年的互连电流密度要求，缩放规则预测亚半微米线宽能够支持接近$10^6 A/cm^2$的电流密度。这对先进互连技术的发展提出了重大挑战，因为电流密度的增加会影响小横截面积多层金属（MLM）互连结构的电迁移可靠性。

20世纪60年代初，电迁移被确定为集成电路失效的主要原因。由于半导体的技术重要性，这促使人们积极开展薄膜电迁移研究。这些研究大多旨在了解导致互连失效的电迁移方面。从这些实验中获得的信息使过去20年的故障率呈指数级下降。这种可靠性的提高将故障率降低到了直接测量变得不切实际的水平。因此，为了满足先进互连系统所需的故障率标准，需要一种评估互连可靠性的新方法。

历史上，可靠性评估通常在开发周期接近尾声时进行，这些实验结果对互连材料和工艺开发的影响很小。这种“后门”式的可靠性评估方法已经过时，因为它无法满足当今半导体市场的周期时间要求。为了克服这一困难，提出了“内置”可靠性的概念，以确保产品寿命结束后才会出现固有磨损，从而最大限度地减少开发周期结束时的可靠性鉴定需求。这一概念的隐含前提是要深入了解由电迁移导致固有磨损的过程。

在理解电迁移的原子特性（驱动力）和现象特性（与几何形状、材料和工艺相关）方面已经取得了相当大的进展。后者尤其受到了广泛