15、集成电路多层金属化中的平面化技术解析

集成电路多层金属化中的平面化技术解析

1. 全局平面化带来的通孔深度差异问题

在集成电路制造中，金属 - 1 上方电介质的全局平面化会导致不同位置的通孔深度出现差异。除非设计规则禁止，连接到金属 - 1 的通孔可以放置在任何位置，例如图中的 (a)、(b) 和 (c) 处。这三个通孔的深度会有很大差异，这种“差分通孔”会带来一些困难：
- 过蚀刻问题 ：当通孔蚀刻工艺清除 (c) 处的通孔时，(a) 和 (b) 处的通孔会被过蚀刻，这会恶化通孔的尺寸控制和轮廓控制，还可能将暴露的互连金属溅射到相邻的氧化物和抗蚀剂表面。
- 电容耦合与填充困难 ：在 (a) 处，电介质最薄，为了最小化该互连层与下一层之间的电容耦合，需要一定的最小厚度。例如，如果下限厚度为 5000 Å，那么 (c) 处的电介质厚度将为 12000 Å。这种深且高纵横比的通孔很难用金属塞填充。虽然毯式钨化学气相沉积（CVD）工艺后再进行毯式回蚀通常可以产生能够填充这些差分通孔的塞子，但物理气相沉积（PVD）沉积的铝通常无法做到这一点。选择性钨塞技术在这种情况下也会有困难，当 (a) 处的通孔被塞子填满时，(c) 处的塞子仍会短几千埃。

不过，这种与长距离或全局平面化相关的成本或问题只会在器件的某一层出现，之后就不会再发生。在本例中，这个问题出现在 ILD - 1 层，通过该层的通孔 - 1 开口难以蚀刻和填充。但一旦完成这一步，所有金属 - 2 结构将处于统一高度，问题的根源就不再存在。

2. 平面化技术的集成

不同的平面化技术有不同的特点：
- 主要用于填充间隙的技术