29、ASIC与3D IC设计：性能、安全与优化策略

ASIC与3D IC设计：性能、安全与优化策略

1. AI边缘网络芯片（NoC）在28nm工艺下的ASIC实现

1.1 Block - 5设计配置

在AI边缘网络芯片的设计中，Block - 5是其中一个重要的模块。其设计配置如下表所示：
| 参数 | 值 |
| — | — |
| 工作电压 | 0.81 V |
| 工作频率 | 0.78 GHz |
| 核心宽度和高度 | 1167 * 972 µm² |
| 宏单元数量 | 6 |
| 总I/O端口数 | 982 |

1.2 减少时序违规的技术

在物理设计流程的不同阶段，会出现时序估计在综合阶段和布线后布局阶段不匹配的情况，即时序收敛问题。为了优化时序，采用了多种技术，具体如下表：
| 技术 | 描述 |
| — | — |
| DFA分析 | 宏单元与其他宏单元和I/O焊盘的虚拟连接 |
| 磁体放置 | 固定对象作为磁体，其他元件围绕 |
| 缓冲器插入 | 在路径中插入缓冲器，减少过渡时间和网络长度 |
| 门克隆 | 复制时钟门控单元以减少扇出 |
| 引脚交换 | 交换输入引脚的网络以减少松弛时间 |

这些技术在不同阶段发挥作用，例如DFA用于布局规划阶段放置宏单元，磁体放置在布局规划后、实际放置前进行，缓冲器在布局阶段和时钟树综合（CTS）阶段都可使用。

1.3 仿真与结果

1.3.1 仿真设置

使用从综合中获得的与技术相关的网表（.v）进行仿真。同时添加物理