2-2 Verilog 7 段译码器（静态显示）

最新推荐文章于 2023-07-15 23:21:15 发布

hyhop150

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分类专栏： Verilog成长记文章标签： fpga 设计 Verilog Verilog入门

本文链接：https://blog.youkuaiyun.com/hyhop150/article/details/51223030

本文介绍了如何使用Verilog设计一个7段译码器，适用于静态显示16进制数字。借助Xilinx ISE 14.7工具，通过创建真值表并映射，实现3-8译码器类似的功能。内容中包含了实际开发板（NEXYS 3 ——Spartan6 XC6LX16-CS324）上的效果展示和引脚配置说明，特别指出在7段译码管控制中，0表示开启，1表示关闭。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

使用工具：Xilinx ISE 14.7

7段译码器主要是由七段译码管组成，通过控制各个译码管的开与关达到显示出16进制数的16个数。实现过程和3-8译码器差不多，主要是构建一个真值表作为map，然后一一对应就行了，代码如下：

module code(
<span style="white-space:pre">	</span>input wire [3:0] in,<span style="white-space:pre">			</span>//输入的数字
<span style="white-space:pre">	</span>output reg [6:0] led,<span style="white-space:pre">		</span>//7段译码管的映射
<span style="white-space:pre">	</span>output reg [3:0] en<span style="white-space:pre">			</span>//显示数字的位置，比如7为3'b111那么在前三位都显示7
    );


<span style="white-space:pre">	</span> 
always @ (*)
    case(in)
        4'b0000: begin
<span style="white-space:pre">						</span>led = 7'b1000000; en = 4'b1110;<span style="white-space:pre">	</span>//0
<span style="white-space:pre">						</span>end
        4'b0001: begin
<span style="white-space:pre">						</span>led = 7'b1111001; en = 4'b1110;<span style="white-space:pre">	</span>//1
<span style="white-space:pre">						</span>end
        4'b0010: begin
<span style="white-space:pre">						</spa