3-1 Verilog 4位行为级描述的加法器

最新推荐文章于 2025-06-17 22:30:00 发布

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#fpga #设计 #Verilog #Verilog入门

本文介绍了如何使用Verilog进行4位加法器的行为级描述，通过Xilinx ISE 14.7进行设计。代码中利用了Verilog的拼接运算符将输入相加，并分配给输出。为了验证设计，文章提供了测试代码，并使用ISE的仿真器进行十六进制转换，以便于观察和理解二进制计算结果。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

使用工具：Xilinx ISE 14.7

这个没什么好说的就是直接使用运算符“+”将输入相加所得的结果分配给输出，代码如下：

module Design_code(
	input [3:0] num_1,
	input [3:0] num_2,
	output [3:0] out_num,
	output CF
    );
	 
assign {CF,out_num} = num_1+ num_2;

endmodule

在这里主要用到的是Verilog的拼接运算符——{ 信号1，信号2}, 其中信号1是高位置，信号2是低位值

测试代码：

initial begin
		// Initialize Inputs
		num_1 = 0;	num_2 = 0;	#50;

		num_1 = 0;	num_2 = 1;	#50;

		num_1 = 0;	num_2 = 3;	#50;

		num_1 = 0;	num_2 = 7;	#50;

		num_1 = 0;	num_2 = 15;	#50;
		
		num_1 = 1;	num_2 = 15;	#50;

		num_1 = 3;	num_2 = 15;	#50;

		num_1 = 7;	num_2 = 15;	#50;

		num_1 = 15;	num_2 = 15;	#50;
        
		// Add stimulus here

	end

仿真结果