2-3 Verilog 7 段译码器（动态显示）

最新推荐文章于 2023-03-13 22:09:00 发布

hyhop150

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分类专栏： Verilog成长记文章标签： fpga 设计 Verilog Verilog入门

本文链接：https://blog.youkuaiyun.com/hyhop150/article/details/51223237

使用工具：Xilinx ISE 14.7

通过时间分频在4位7段数码管中显示2个数字，给人眼一个错觉是同时显示出两个数字。实现原理是轮流向各位数码管送出字形码和相应的位选信号，利用数码管闪烁的余晖和人眼视觉的暂留作用，使人感觉像各位管同时在显示，需要用到FPGA上的clock进行触发，代码如下：

module code(
	input wire [3:0] high_data,
	input wire [3:0] low_data,
	input wire clk,
	output reg [6:0] led,
	output reg [3:0] en
    );

reg [3:0] data;
reg [15:0] times;

initial times = 0;

always @ (posedge clk)
	begin
	times = times + 16'b1;
	if(times == 40000)
		times = 16'b0;
	end

always @ (posedge clk)
	begin
	if(times > 20000)
		begin
		en = 4'b1101;
		data = high_data;
		end
	else
		begin
		en = 4'b1110;
		data = low_da