《炬丰科技-半导体工艺》通过一体式蚀刻工艺来减少通孔的缺陷

书籍：《炬丰科技-半导体工艺》
文章：通过一体式蚀刻工艺来减少通孔的缺陷
编号：JFKJ-21-1678
作者：华林科纳

引言
本研究针对12英寸晶圆厂近期技术开发过程中后端一体化(AIO)蚀刻工艺导致的图案失效缺陷。AIO蚀刻直接限定了沟槽和通孔的形状，然而，包括层间介电膜的沉积、金属硬掩模和湿法清洗的那些先前的工艺步骤会影响AIO蚀刻性能，甚至导致图案缺陷。研究表明，图案失效缺陷的数量与ST250的寿命密切相关，ST 250用于在金属硬蚀刻工艺后去除聚合物。实验表明，延长ST250上升时间并增加一个洗涤器工艺步骤可以获得与运行时间> 50小时的旧酸相当的缺陷性能。最终，增加了额外的洗涤器工艺来减少缺陷数量，并获得了4%的生产线末端产量。

介绍

半导体芯片制造是一个复杂的过程，涉及一系列协调的精密操作。众所周知，在这些操作的各个步骤中，半导体衬底的表面会被一层由微粒、有机材料、金属杂质和天然氧化物组成的残留物所污染。
在后端金属硬掩模(HM)蚀刻工艺和后端金属硬掩模蚀刻沟槽的侧面期间，羽流将蚀刻材料喷淋到晶片表面上。然后，这种材料可以与晶片上的其他污染物相互作用，形成金属污染膜，随后进行湿法清洗操作，用一种含有水和稀释氢氟酸的清洗剂去除残留物。但事实上存在副作用，在金属硬掩模(HM)蚀刻后，当表面暴露于ST250湿法清洗的酸中时，薄膜材料性质会发生变化，这在金属HM的当前步骤中无法通过检查工具进行测量。在随后的AIO蚀
但是，这会导致刻工艺中部分蚀刻通孔(图1)。此外，更糟糕的情况是，当缺陷位于金属线边缘时，会发生金属桥接(图2)，这将导致线端成品率严重下降。


图3显示了发现奇数/偶