【DRAM存储器二十一】DDR3介绍-主要功能之write leveling

最新推荐文章于 2025-04-18 07:44:26 发布
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分类专栏： DRAM存储器 文章标签： SDRAM DDR DRAM架构 硬件架构
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本文链接：https://blog.youkuaiyun.com/highman110/article/details/136156901
本文介绍了DDR3中的Write Leveling技术，详细阐述了其来由、功能概述及配置需求。Write Leveling的目的是解决由于flyby拓扑导致的CK和DQS走线长度差异，通过控制器调整DQS延迟，确保CK和DQS边沿对齐，保证内存系统的同步传输，避免写入错误。内容涉及T型拓扑与flyby拓扑的对比，以及write leveling的具体训练过程和所需配置。

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【DRAM存储器十八】DDR3介绍-DDR3相对DDR2的变化、框图和初始化
highman110的博客
01-29 1014
概述DDR3与DDR2的主要区别、DDR3的芯片框图、DDR3的初始化
【DRAM存储器二十】DDR3介绍-主要功能之ODT
highman110的博客
02-18 1269
详解DDR3的四种ODT功能模式
DDR Write Leveling (写入均衡）
geffery_yu的博客
09-17 497
因此，Write Leveling就是用来解决DQ和CA时间对齐的问题，因为CA的参考始终是CK，DQ的参考时钟是DQS，所以只需要保证DQS和CK的边沿对齐。到了DDR3后fly-by布线就是将地址，命令和时钟这些共用信号的布线依次经过每一片DDR3芯片，这就导致了CA信号和DQ信号到达DRAM颗粒的时间不一致。DDR3芯片在DQS上升沿采样CK信号，发现CK=1，则等待一段时间后， DDR3芯片将DQ信号置高。DDR芯片在DQS上升沿采样CK信号，发现CK=0，则DQ保持为0。
DDR设计中的Write Leveling技术：改善DQ时序
最新发布
ilearn的博客
04-18 375
今天和大家分享一下DDR内存设计中一个重要的技术 - 写平衡(Write Leveling)。这项技术对于高速DDR内存的正常工作至关重要。
DDR3的write leveling功能
weixin_41230430的博客
10-03 681
DDR3的Write Leveling功能是一种用于调整数据选通信号（DQS）和时钟信号（CK）之间相位关系的技术，旨在解决由于Fly-By拓扑结构引入的信号偏斜问题，从而提升信号完整性和系统性能。
DDR3基本概念6 - Write leveling（写入均衡）
热门推荐
tbzj_2000的博客
03-07 2万+
为了提供更好的信号完整性，DDR3的memory controller可以使用write leveling来调整DQS差分对和CK差分对的相对位置，利用DQS差分对路径上的可调整延时来达成该目的。 对于简单的运用，比如on-board DDR memory，并且仅有一颗DDR内存的情况下可以考虑不需要做write leveling。 T型布线，如下图。该布线方式同步切换噪声（Si...
DDR3基本概念 - Write leveling（写入均衡）
漫不经心
06-17 2863
原文链接：https://blog.youkuaiyun.com/tbzj_2000/article/details/88304245 为了提供更好的信号完整性，DDR3的memory controller可以使用write leveling来调整DQS差分对和CK差分对的相对位置，利用DQS差分对路径上的可调整延时来达成该目的。 对于简单的运用，比如on-board DDR memory，并且仅有一颗DDR内存的情况下可以考虑不需要做write leveling。 T型布线，如下图。该布线方式同步切换噪声（Simul
DDR Write leveling作用及工作原理机制介绍
鹰飞天下
09-13 1194
DDR3的FLY-BY拓扑结构带来了时钟信号和数据/数据选通信号之间的flighttime偏斜，这是FPGA与DDR3 SDRAM实现接口互连必须解决的问题。为此，DDR3采用Write Leveling的技术来调整各SDRAM芯片的数据选通信号相位，保证其和时钟信号在接收端同步；而更可靠易实现的Write Leveling技术实现方案能够更好地应对采样时信号完整性不好的情形，从而让DDR3能够跑...
【DRAM存储器二十三】DDR4介绍-DDR4相对DDR3的变化、框图
highman110的博客
03-14 681
详述DDR4相对DDR3的更新点和DDR4的功能框图简介
【DRAM存储器二十八】DDR4介绍-DDR4 SDRAM的主要技术特性之ODT，为什么要新增RTT_PARK？
highman110的博客
04-23 1483
详述DDR4的ODT功能，以及新增RTT_PARK的用意。
write leveling training
05-10
write leveling是DDR controller采用的一种补偿fly-by PCB layout topology引入的DQS与CLK之间存在的flight time skew的机制.
DDR4规范要求
03-05
1. DDR—动态随机存储器 2. tRC（row cycle time） --行循环时间 3. tRCD-----从行有效到读/写命令发出之间的时间间隔 4. tRRD（Row active to Row active delay） --行激活到激活延迟时间 5. tCK---时钟周期 6. AL(Additive latency)---附加的潜伏期 7. RL(Read latency)---------- 读选通潜伏期 8. WL(write latency)------ 写选通潜伏期 9. CL（CAS Latency ）----列地址脉冲选通潜伏期 10. tAC（Access Time from CLK）-----时钟触发后的访问时间 11. BL (Burst Lengths)-----突发长度 12. tRP（Row Precharge command Period）-----行预充电有效周期 13. DQS----数据选取脉冲 14. Precharge---预充电 15. Refresh—刷新，AR(auto refresh),SR(self refresh) 16. DLL--延迟锁定回路
DDR知识五：一文搞懂写入均衡（Write Leveling）原理
不定期发布一些CPU、DDR、NAND、PCIE等相关知识的学习和感悟。
01-31 6572
从DDR3开始，为了应对越来越高的速率和时序挑战，引入了Fly-By拓扑结构和Write Leveling技术，旨在解决DQS-DQS#和CK-CK#的边沿对齐问题，这极大地提升了DDR通信中的高速率和信号完整性问题。
DDR基础之Write_leveling简介
juxianliyu的专栏
11-24 9669
1）为了更好的提高信号完整性，DDR3存储模块采用了fly-by的拓扑结构。该拓扑应用于地址、控制、时钟线。Fly-by拓扑能有效减少stub的长度，但是较长的走线带来了CK-CK#与DQS-DQS#间的时延（由于CK-CK#的飞行时间，其到达每个DDR3颗粒的时间不同，而DQS-DQS#通常为点到点拓扑）。 2）Fly-by拓扑简介： 我们已经分析过，fly-by
LPDDR4的训练(training)和校准(calibration)--Write Leveling(写入均衡)
wonder_coole的博客
10-28 2万+
  Write Leveling是从DDR3开始引入的概念，为了解决DQS和CLK的edge alignment的问题。   因为从DDR3开始采用了新的拓扑结构：fly-by。即多个DRAM放置在PCB上时(或多个die)，地址线，控制线，时钟线采用fly-by方式进行布线，DQ,DQS和DMI还是采用点对点的布线方式，这造成到达DRAM端的DQS对和CLK对的信号延时不同。   采用了fly-...
DDR3 DDR4的DLL 与LPDDR4中的OSC 对读写DQS与DQ之间的延迟的影响
qq_33473931的博客
11-08 1678
（1）DDR中对于读操作，利用DLL实现读DQS与外部时钟的对齐。这样读的DQS与PHY上的时钟相位是对齐的，这样可以降低PHY的设计复杂度。（2）对于LPDDR4，为了节省功耗，所以不采用DLL。但这样读DQS是与PHY上的时钟是异步的，所以需要PHY这边用异步FIFO完成传输。（3）对于写操作，DDR内部DQS与DQ的传输延迟是比较小的，所以对于写DQS2DQ的延迟无需太多关注。但对于LPDDR4，为了减少功耗，所以对于写，DQ先采到，DQS后面采到；所以中间的延迟会比较大。
DDR3的理
Note
07-25 5857
DDR3的理解
DDR3中使用Fly-by拓扑时，write leveling技术是如何解决信号时序问题的？
10-25
参考资源链接：[DDRx技术介绍-Write-leveling、Fly-by拓扑、DBI功能与POD电平](https://wenku.youkuaiyun.com/doc/6412b6f3be7fbd1778d48902?utm_source=wenku_answer2doc_content) 在 DDR3 中采用 Fly-by 拓扑结构后，由于信号传输路径的差异性会导致时钟与数据信号之间存在飞行时间的偏移。write leveling 技术正是为了解决这种时序偏移而设计的。它允许控制器对每个 DDR3 内存模块进行独立的时钟延迟校准，以确保数据沿与时钟沿对齐。具体操作是通过调整内部时钟延时，使得在接收端所有数据沿与时钟沿保持在规定的窗口内（tDQSS、tDSS 和 tDSH 参数范围内），从而实现稳定的数据捕获。 为了深入了解 DDRx 技术，特别是 write leveling、Fly-by 拓扑、DBI 功能与 POD 电平，你可以参考《DDRx技术介绍-Write-leveling、Fly-by拓扑、DBI功能与POD电平》这份资料。它详细介绍了这些关键特性的工作原理以及在实际应用中的重要性，帮助你全面掌握 DDR 技术的关键细节。 参考资源链接：[DDRx技术介绍-Write-leveling、Fly-by拓扑、DBI功能与POD电平](https://wenku.youkuaiyun.com/doc/6412b6f3be7fbd1778d48902?utm_source=wenku_answer2doc_content)
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