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RSS订阅原创 NAND知识一：浮栅FG（Floating Gate）和电荷捕获CT（Charge Trap）的区别
目前NAND颗粒已从2D时代进化到3D时代，存储单元技术也从传统的浮栅FG（Floating Gate）进化到了电荷捕获CT（Charge Trap），这两种技术有很多相似之处，本文将简要描述他们的区别和联系。
2024-08-04 11:34:40
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转载 【转载】手撕Boost！Boost公式推导及实验验证
文章详细描述了BOOST变换器的拓扑结构和工作原理，以及一些关键的电压电流波形和计算过程，写得非常好，特此转载，版权归原作者。
2024-03-30 07:57:22
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原创 DDR知识五：一文搞懂写入均衡（Write Leveling）原理
从DDR3开始，为了应对越来越高的速率和时序挑战，引入了Fly-By拓扑结构和Write Leveling技术，旨在解决DQS-DQS#和CK-CK#的边沿对齐问题，这极大地提升了DDR通信中的高速率和信号完整性问题。
2024-01-31 08:20:02
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原创 DDR知识四：为什么在读写时DQS/DQ的对齐方式不同？
随着DDR规范的不断迭代更新，通信速率得到极大提升。为了使数据被准确地存取，DDR中引入了双沿采样、源同步时钟（DQS）、低电平逻辑，以及DLL（delay locked loop）等技术。同时，为了简化DDR颗粒的设计，将复杂的延时对齐操作放到存储控制器中，在读取时将DQS边沿与DQ边沿对齐，而在写操作时将DQS边沿与DQ中心对齐。在提升访问带宽的同时，简化了DDR颗粒的设计。
2024-01-24 08:38:48
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原创 DDR知识三：为什么DDR5的RANK位宽减半后有效带宽反而增加了一倍？
虽然DDR5的RANK位宽由64 bits减少为32 bits，但由于BL、BG的数量都被加倍，配合新的BANK刷新特性，以及时钟频率的巨大提升，DDR5的有效带宽反而增加了一倍。。
2024-01-14 08:18:25
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原创 DDR知识二：内存交错技术（BANK interleaving）原理
内存交错技术（BANK interleaving）通过巧妙的分配地址线的映射方式，实现了内存颗粒内部不同BANK之间数据的交错访问，隐藏了各BANK的数据锁存时间和恢复时间，使得数据总线处于尽量饱和的工作状态，这显著提升了内存访问效率。
2024-01-12 08:21:23
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原创 DDR知识一：关于Burst和Prefetch的理解
猝发长度（Burst Length, BL）是指某行打开期间，能够连续读取的列数；而预取（Prefetch）则是指在指定BANK和行列地址之后，可以往该地址内写入（或读取）的数据量（DDR3是8Bytes）。
2024-01-10 14:53:01
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原创 我的第一篇博客
我来自一个偏远落后的小山村，凭借优异的学习成绩和一路上师生好友的关心和帮助，从一个落后的小山村，一步一步走入大城市。我有幸以中考县城第3名的成绩，考入外县的省级重点高中，3年后以高于当年重本线约80分的高考成绩，进入一所985高校学习电子信息工程专业，接触和学习了自己从小就感兴趣的电子知识，成为家族中的第一个大学生。目前从事SSD硬件研发相关工作，随着年龄的增长，记忆力的逐渐减退，总觉得该写点什么，作为生活和学习路上的点滴记录。未来我将不定期分享一些自己的学习和感悟，望与各位同行切磋学习，共同进步。
2024-01-04 08:00:52
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JESD79-5[DDR5 SDRAM SPEC]，July 2020
2024-01-14
空空如也
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