聊聊这几年在模拟ic上的求学路程

我是半路出家进入模拟IC这一行的，本科不是电子院校，学的通信工程，电磁场方向，学过信号与系统，模电数电，专业核心课是电磁场与电磁波，微波工程，射频电路设计，通信原理。信号这门课那几门变换至今没有弄懂，60分老师捞过了再也没管了，直到硕士流片做锁频环环路频率响应和环路稳定性分析的时候，为了写代码翻了翻信号的传输函数推导公式才又来学习和使用了一下信号的知识。

模电就更别说了，当时模拟电子技术这门课和电子电路这门课合并，前半学期上电子电路，懵懵懂懂进入模拟电子技术，还没跟上老师的节奏就结课了，那个教授带完我们这一届就退休了，只记得他教我们保护好肠胃，对自己的肚子多记得左三圈右三圈的念经——“对不起，我很好，要幸福“，期末考前蹲图书馆猛背各种三极管电路，也算混过去了，直到考完也没有真正弄明白很多模电电路的原理。

21年底考研一志愿人工智能落榜，无心调剂，也无信心二战，数学一实在考得太拉跨，才70分，比英语一分数还低，英语一73分，实则一大耻辱，毕竟中考高考都是140分的数学成绩，考研的线代、概率论实在没学懂，选择填空估计就对了两三个吧。

调剂本校进了电子院一个做天线和芯片的实验室读非全日制，一开始对这个非全日制也很懵，这不就是在职研究生吗，那不自降身份，面试前通宵了一晚上查这个培养方式是什么政策。殊不知这一晚决定了我未来三年甚至十年的命运。至少回头看这三年被那一晚上改变了，深深的改变。

参加硕士考研调剂复试当天就出结果通知我通过了，我兴奋的和室友拥抱，梦想院校上岸了，即便加了一个不太光鲜的前缀——“非全日制”，这个前缀给我带来了希望，也给我带来了焦虑，和时不时的情绪漩涡。非全日制政策自17年发布，很多人靠这个上岸研究生，但网络上的非全毕业生反馈没有校招身份，很难找工作，也不能应届考公，国企央企被卡三方。未来毕业找工作是一大问题，但我相信船到桥头自然直，毕竟是自己喜欢的院校，有前缀就有吧，肯定能找到一条路。

研0的时候找到了这条路，导师给我们三个非全学生分配研究方向，雷达信号处理和模拟芯片设计两个方向自由选择，雷达信号处理偏信号与系统，有一位华中科大毕业的博士十年工程师带教，模拟芯片设计偏片上模拟集成电路设计，由一位吉大硕士毕业的十年模拟总监担任企业导师。彼时我还不知道模拟芯片是什么行业，我想了自己信号与系统的本科成绩那么差，决定通过非门的方式避开信号与系统方向，选择了模拟总监企业导师。

2022年是芯片企业之间的抢人大战元年，网络上的新闻满天飞，“半导体行业人才缺口大，企业招人困难”、“集成电路应届毕业生年年薪四五十万”、“芯片工程师从业半年跳槽薪资翻倍”。此类新闻谁来都眼红，那时感叹这是个好专业呀，我一定要好好学，殊不知还未等我毕业，ic已经潮水落去，如土木，如计算机，计算机还好点，瘦死的骆驼比马大，ic是真还没起来就倒下了。

眼见他起高楼，眼见他大厦塌了，研一的时候各种培训班出来的都能找到工作，例如ic修x院，某课网，公众号每天发的推文就是“材料天坑硕士培训班三个月找到年薪40w模拟ic工作”、“月薪5000的我学版图进入ic月入20k”。我感叹这ic谁都能学啊，这谁来了都能赚。但是到了24年，就听说211ic科班毕业生被嫌弃本科学历，大量应届集成电路硕士找不到工作。到了25年更甚，大量不如转码的呼声越来越高，猎头都在劝能苟住就苟住，这年头社招轻易别离职，以及小某书上各种三年经验ic设计被裁，应届生被裁，ic部门集体N+1。

ic也就昙花一现，投资人被骗两次ppt就拍拍屁股走人了，发现IC是一个重工业，高成本投入，低成本利润，长周期回报的行业。企业想赚投资人的钱，投资人想赚国家的钱，想赚企业的钱是万万不可能的，别说芯片创业公司盈利了，他连活下来都不是自己能保证的。

说回正题，研一的我因为要在北京上课，企业导师在上海，导师知道我什么基础也没有，发了一本拉扎维的教材让我啃，这一年也就啃了一年，顺带帮公司测点雷达的产品。23年6月课程结束到了上海芯片部门，到了导师身边便感觉抱上大腿了，心里一个美滋滋，可惜高兴得太早，由于我真0基础，cadence软件都不会用，问导师（也就是公司模拟总监，以下用总监代替）一些软件上的基础问题，可是对总监来说这种问题他不仅不想费时间教，甚至会生气我这都不会。这可怎么办。

我开始发愁，发愁这总监态度好像不太行啊。于是我瞅上了公司的模拟初级工程师，做ADC的一年经验，她每天摸鱼，cadence打开就是玩手机，总监还夸她做得好，总监教她也教得特别耐心，她不懂的地方甚至总监亲自上手给她示范，我说区别这么大吗！我不服，但我不服只能憋着。

我开始琢磨着找这个初级工程师问，我一看她摸鱼我就去问，一个月时间就把cadence软件操作学会了，能做基本的bandgap和ldo了，等我做了小有成果之后，再去问总监一些看起来没有“那么蠢”的问题后，总监对我的态度开始变了，开始没有不耐烦，没有生气。我这就明白，总监不是看不惯我，只是不希望我自己不去思考。

7月开始上手，布置给我一篇ISCC的FLL（frequency-locked loop）论文，清华大学的教授做的锁频环电路，让我复现，如果能做出来，可以替代公司的PLL产品，给MCU数字那边提供时钟，面积还小，只有0.01mm2，比PLL面积小很多，总监觉得这篇论文特别有价值，但自己没时间做，交给我复现。

我心里没底啊，我这刚学会软件就让我做项目，我没有信心，但是没办法，硬着头皮接下来说我保证完成任务。做出来了可以当毕设，何乐而不为呢。FLL电路呢，主要只有四个模块，误差放大器，低通滤波器，压控振荡器，分频器，最后把这个环路负反馈搭建起来，进行锁频。这是我现在才说出来这么轻松，刚接手的时候我一头雾水，从分频器开始慢慢搭建。

刚开始也搭错几版，都被总监否了，从网上查，从论文挖掘，从教材探索原理，逐渐四个模块一一完成，最困难的是，我每个模块都完成了，整个环路连起来就是工作不了呢？他怎么不能负反馈呢？是哪一部分没有work呢？思来想去，思来想去，上班debug，下班骑自行车在路上想。一次回家路上把问题原因搞明白了，是频率转电压部分逻辑不通，第二天早上去公司，果然调通了。

自此，三个月，FLL电路复现完成，彼时是22年9月份，总监看到电路跑通，很高兴，答应给我找版图外包，10月份流片。可惜10月份老板没钱了，流片取消。10月和11月我就摸鱼了两个月。12月初，老板突然有钱了，版图外包一来，12月初版图画好塞到PLL空余部分流片出去了，做IP验证。

芯片流出去总监很高兴啊，看出来他很开心，对我态度也变了，不仅我问问题耐心给我讲，还主动跟我探讨FLL还有哪些深入研究，工程落地的方向，比如做FLL架构的DLL延迟锁频环，生成２－８ｎｓ延迟信号，这个后来我做出来了，比如做数字化的FLL架构，用DCO数字振荡器，数字滤波器，数字分频器，更进一步节省面积，提升工艺复用性。这个还没做。

２４年年初做了些什么，忘记了，只记得５月份，总监说FLL回来了，测试，成功点亮。时钟正常，频率输出稳定１９０ＭＨｚ，通过外接寄存器可以调到１９２ＭＨｚ目标频率，供MCU使用，测试了相位噪声，将输出分频６４倍，３ＭＨｚ测相噪，表现不错。测ｊｉｔｔｅｒ，刚起振时ｊｉｔｔｅｒ不错，时间长了ｊｉｔｔｅｒ积累，抖动很大，原来是相噪因为分频提升了表现，实际的１９２ＭＨｚ处相噪并不理想，而抖动是相噪的时域表现，自然不理想。后续在做第二版，讲VCO从环振换成了差分架构，抖动明显改善。

５月测量，FLL这个ｉｐ验证成功。７月，我们的ｐｐｔ芯片公司因盈利不足的问题解散。总监和我都失业，９月，我们来到了新公司，做显示驱动，做模拟的人就三个，一个月时间我在新工艺下复现了FLL架构，十一国庆后投片，２５年１月回片验证，这次的２４／３６ＭＨｚ，Ｈｙｎｉｘ架构，差分VCO验证成功，抖动有所改善，第一次点亮输出２３.５８ＭＨｚ，和３５.８９Ｍｈｚ，两个频段均正常工作。

等回片也没闲着，做了韩国东部高科工艺的两个FLL架构，一个２４／３６／４８／７２ＭＨｚ四通道输出MCU时钟，一个３２ｋＨｚ休眠系统时钟低功耗版本，均设计完成，３月底走了韩国东部高科流片。不知道何时回片，没有测试结果，因为４月底春招，我快毕业了，选择了离开一起奋斗两年的总监，进入一家待遇不错的大厂上班，离开上海前一天晚上请总监吃了饭，一起的还有数字总监，两位师傅语重心长，和我说描述自己当年奋斗的经历，没有项目时他们都是默默努力，深入的，不懈的深耕自己的技术，最终走到了今天。我也始终谨记两位师傅的话。

在没有项目时，记得深耕自己的技术，默默努力。