VHDL 注意点总结

1. 仿真是可以 混合 语言 去实现，也就是可以用 verilog 写 tb 仿真 vhdl

2. entity 没有 begin

3. architecture 有 begin end 意味着 可以 包含 多个 实现的内容

4. vhdl 不区分 大小写

5. vhdl 需要加载库 ，使用 库中的函数

6. vhdl 例化需要声明 component

7. 一个 bit 二进制 用 单引号 ，多个 bit 使用 双引号

8. 下图 同步复位 和 异步 复位
   

9. port 输出 不能被使用，除非作为 buffer 模式，或者使用 另一个变量 作为使用
   

10. vhdl tb 写法，在仿真中 ，process 是不断进行运行，所以需要挂起，使用一个sim_stop 信号巧妙解决时钟不断运行问题。
    

11. process 敏感列表中 可写 ALL ，需要在软件中 设置 VHDL 2008
    

12. 使用 状态机的时候 可以自定义 编码格式，一般自动
    

13. 状态机

14. open 连接断开