50、数字可测试性设计与扫描技术及内存内建自测试解析

数字可测试性设计与扫描技术及内存内建自测试解析

数字可测试性设计与扫描技术

在数字电路设计中，扫描设计是提高电路可测试性的重要手段。扫描设计有全扫描和部分扫描两种常见方式。以一个拥有2781个逻辑门和179个触发器的电路为例，对该电路的三种版本进行测试生成，结果显示部分扫描的门开销显著低于全扫描。并且，两种扫描设计都能将故障覆盖率和故障效率提升到较高水平。

不过，扫描设计也存在一些问题。一是扫描测试序列因扫描输入和输出操作而很长，全扫描的序列长度明显长于部分扫描；二是全扫描设计的测试生成时间很短，而部分扫描的测试生成时间要高出两个数量级。这是因为部分扫描需使用顺序自动测试模式生成（ATPG）程序，而全扫描使用组合ATPG程序。

部分扫描方法虽然存在需要顺序ATPG程序的缺点，但也可以使用组合ATPG来设计。一种方法是假设所有未扫描触发器的输出处于未知或无关状态，且所有触发器输入不可观测，不过这种技术通常只能为顺序电路中的少数故障提供测试。还可以对组合ATPG程序进行简单修改，使其为目标故障生成单个测试向量并使用最少数量的触发器。此类方法依赖一组良好的功能测试，能实现约75%的故障覆盖率，对于剩余故障，修改后的组合ATPG程序会生成测试并选择扫描触发器，在某些情况下，扫描的触发器比例可达70 - 80%，但几乎能实现100%的故障覆盖率。另外，还有一种将所有非扫描触发器短路的技术，可减少顺序ATPG的使用，但该方法也需要较高的扫描比例，因为不允许存在自环。

扫描技术的变体

扫描技术有多种变体，这里主要介绍扫描保持触发器（SHFF）和随机访问扫描（RAS）。

• 扫描保持触发器（SHFF） <