32、内存测试技术全解析

内存测试技术全解析

1. 缓存随机存取存储器（Cache RAM）芯片测试

1.1 缓存动态随机存取存储器（Cache DRAM）概述

缓存动态随机存取存储器（Cache DRAM）是一种很有前景的高速存储器，它将静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）集成在同一芯片上。这实际上是将虚拟内存系统中的缓存和速度较慢的主内存集成到了单个芯片中，减少了主内存和缓存之间数据块传输时的总线数据传输瓶颈。因为此时总线是芯片内部总线，而非芯片间总线，所以运行速度大幅提升。此外，缓存DRAM还有多媒体或大容量存储替代等应用。

缓存DRAM的组织架构如下：
- DRAM核心：256K字 × 16位
- 读取数据缓冲区（RB）：8字 × 16位
- 写入数据缓冲区（WB）：8字 × 16位
- SRAM：1K字 × 16位

为了提高系统性能，SRAM和DRAM的地址引脚（As0 - 9与Ad0 - 9）以及控制引脚（CC0#、CC1#、WE#、CMs#、RAS#、CAS#、DTD#、CMd#）都是完全分开的，这样DRAM和SRAM部分可以根据需要同时且独立地运行。

1.2 缓存DRAM的测试项目

1.2.1 DRAM功能测试

将数据输入/输出线连接到SRAM、WB和RB，而非DRAM核心。数据通过WB和RB以16位 × 8字块的形式在DRAM中移动。测试DRAM核心内存单元时，RB和WB也会自动被测试。SRAM地址位As0 - 2用于选择数据缓冲区中8个字中的1个作为DRAM列地址，同时通过额外的信号WE#控制WB和RB。在其他方面，测试DRAM核