汇顶科技2018数字设计验证_input到reg的约束-优快云博客

本文详细解析了逻辑综合过程中的四种关键路径组(Inputtoreg、Regtoreg、Regtooutput、Inputtooutput)及其约束方法。通过set_input_delay、create_clock等设置，优化组合逻辑延时，确保电路设计满足时序要求。

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在逻辑综合时，一般有4中path group:

Input to reg ：输入端口到寄存器，通过set_input_delay设置输入端口外的延时，来约束组合逻辑延时

Tclk – T1 – Tinput_delay – Tsetup > 0

我们设置 Tclk和Tinput_delay，从.lib/.db库里面读入Tsetup,工具就会约束优化T1组合逻辑

Reg to reg ：寄存器到寄存器，通过create_clock，约束为时钟周期

Tclk - Tcq - T2 - Tsetup> 0;

Reg to output ：

我们设置 Tclk和Toutput_delay，从.lib/.db库里面读入Tcq,工具就会约束优化T3组合逻辑

Tclk - Tcq - T3 - Toutput_delay > 0;

Input to output;

我们设置Tinput_delay + Toutput_delay,工具就会约束优化T3组合逻辑

Tclk - Tinput_delay -T3 - Tout_delay > 0;

也可以直接设置 set_max_delay

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