Verilog `default_nettype none

在Verilog 1995中规定，对于没有声明的信号自动视为wire。例如下面的代码:

`timescale 1ns/1ns
module test(
    input  in    ,
    output out  
);

assign out_a = in;

endmodule

使用Questasim编译没有Error也没有Warning。(但是在做DC时会报Error)

Verilog 2001定义了`default_nettype none, 不再自动生成wire。

`default_nettype none

`timescale 1ns/1ns
module test(
    input  in    ,
    output out  
);

assign out_a = in;

endmodule

编译后会直接给出Warning(端口的可以不处理)和Error信息。