SystemVerilog 断言重复操作符和序列操作符

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SystemVerilog Assertion断言参考书目：《SystemVerilog Assertion应用指南》、RKV课程。阅读详情

SystemVerilog 断言重复操作符和序列操作符

内容来自《SystemVerilog与功能验证》钟文枫著。
断言操作符的配图描述的很清晰。

断言重复操作符列表

在这里插入图片描述
[->n]和[=n]只有给操作符后面跟其他表达式才可以看出两者的区别。

满足[->]必定满足[=n]

满足[*n]必定满足[->n]和[=n]

序列操作符

在这里插入图片描述

内置方法

在这里插入图片描述
内建的系统函数

$onehot( expression ) ：表达式只有一位为1，独热码。
$onehot0( expression ): 表达式只有一位为1，或者没有任何位为1(即全0)。
$isunknown( expression ): 任何位为x或者z
$countones( expression ): bit位为1的位的数量。

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